【正文】 為級：技術(shù)指標(biāo)和算法的 Verilog描述 RTL級：邏輯功能的 Verilog描述 門級 ：邏輯結(jié)構(gòu)的 Verilog描述 開關(guān)級：具體的晶體管物理器件的描述 Verilog HDL 的抽象級別 ? 行為級：有關(guān)行為和技術(shù)指標(biāo)模塊，容易理解 ? RTL級：有關(guān)邏輯執(zhí)行步驟的模塊，較難理解 ? 門級 ：有關(guān)邏輯部件互相連接的模塊，很難理解 ? 開關(guān)級：有關(guān)物理形狀和布局參數(shù)的模塊，非常難理解 抽象級別和綜合與仿真的關(guān)系 行為仿真： 行為的驗(yàn)證和驗(yàn)證模塊分割的合理性 前仿真 ： 即 RTL級仿真，檢查有關(guān)模塊邏輯執(zhí)行步驟是否正確。 ? 庫模型的設(shè)計：可以用于描述 ASIC 和 FPGA的基本單元（ Cell） 部件，也可以描述復(fù)雜的宏單元（ Macro Cell）。 ? 描述系統(tǒng)的結(jié)構(gòu)，做高層次的仿真。 有哪幾種硬件描述語言？ 各有什么特點(diǎn)？ ? Verilog HDL 較多的第三方工具的支持 語法結(jié)構(gòu)比 VHDL簡單 學(xué)習(xí)起來比 VHDL容易 仿真工具比較好使 測試激勵模塊容易編寫 Verilog HDL 的發(fā)展歷史 Verilog HDL 公開發(fā)表 CADENCE 公司購買 Verilog 版權(quán) 1 9 9 0 1 9 8 9 1 9 8 0 ’s VerilogXL 誕生 模擬和數(shù)字都適用的 Verilog 標(biāo)準(zhǔn) 公開發(fā)表 1998 ? VerilogHDLIEEE1364 標(biāo)準(zhǔn) 公開發(fā)表 有關(guān) VerilogHDL 的全部權(quán)利都移交給 O V I （ Open Verilog I n t e r n a t i o n a l ) 1 9 9 5 1 9 9 0有哪幾種硬件描述語言？ 各有什么特點(diǎn)？ ? VHDL 比 VerilogHDL早幾年成為 I EEE標(biāo)準(zhǔn)； 語法 /結(jié)構(gòu)比較嚴(yán)格，因而編寫出的 模塊風(fēng)格 比較清晰； 比較適合由較多的設(shè)計人員合作完成 的特大型項目（一百萬門以上）。 復(fù)雜數(shù)字邏輯系統(tǒng)的 Verilog HDL 設(shè)計方法簡介 什么是復(fù)雜的數(shù)字邏輯系統(tǒng) ？ ? 嵌入式微處理機(jī)系統(tǒng) ? 數(shù)字信號處理系統(tǒng) ? 高速并行計算邏輯 ? 高速通信協(xié)議電路 ? 高速編碼 /解碼、加密 /解密電路 ? 復(fù)雜的多功能智能接口 ? 門邏輯總數(shù)超過幾萬門達(dá)到幾百甚至達(dá)幾千 萬門的數(shù)字系統(tǒng) 為什么要設(shè)計復(fù)雜的 數(shù)字邏輯系統(tǒng)？ ? 對嵌入式系統(tǒng)的性能要求越來越高 通用的微處理機(jī)不能滿足要求 硬件結(jié)構(gòu)是提高系統(tǒng)總體性能的關(guān)鍵 軟件只能提高系統(tǒng)的靈活性能 軍用系統(tǒng)的實(shí)時、高可靠、低功耗要求 系統(tǒng)的功能專一，但對其各種性能要求極高 降低系統(tǒng)的設(shè)計和制造成本 怎樣設(shè)計如此復(fù)雜的系統(tǒng) ？ ? 傳統(tǒng)的設(shè)計方法： 查用器件手冊； 選用合適的微處理器和電路芯片； 設(shè)計面包板和線路板； 調(diào)試； 定型； 設(shè)計復(fù)雜的系統(tǒng)（幾十萬門以上）極其困難。 2) 電路實(shí)現(xiàn)問題： 設(shè)計并研制具有并行結(jié)構(gòu)的數(shù)字和計算邏輯結(jié)構(gòu) 。 2) 電路實(shí)現(xiàn)問題： 如果 由最快的 信號處理專用的微處理器為核心的設(shè)備也來不及處理如此大量的數(shù)據(jù)怎么辦呢 ？ 實(shí)時數(shù)字信號 處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn) 和解決辦法 1) 算法問題 。 ? 實(shí)時系統(tǒng) ： 信號處理專用的微處理器為核心的設(shè)備 ， 主要工作量是編寫匯編程序 。 ? 實(shí)時系統(tǒng) ： 信號處理的工作必須在規(guī)定的很短的時間內(nèi)完成 。 ? 硬線邏輯： 由與門 、 或門 、 非門 、 觸發(fā)器 、 多路器等基本邏輯部件造成的邏輯系統(tǒng) 。 ? 常用的編程語言： C、 Pascal、 Fortran、 Basic或匯編語言 。 這種語言就是編程語言 。 ? 數(shù)據(jù)結(jié)構(gòu)就是解決特定問題的相應(yīng)的模型 。 ” （ 摘自Denning et al., “Computing as a Discipline,” Communication of ACM, January,1989） 。 計算（ Computing） 的基本概念 “ Computing 這門學(xué)問研究怎樣系統(tǒng)地有步驟地描述和轉(zhuǎn)換信息 ， 實(shí)質(zhì)上它是一門覆蓋了多個知識和技術(shù)范疇的學(xué)問 ， 其中包括了計算的理論 、 分析 、 設(shè)計 、 效率和應(yīng)用 。 ? 處理工作從本質(zhì)上說都是數(shù)學(xué)運(yùn)算。從算法設(shè)計到硬線邏輯的實(shí)現(xiàn) 復(fù)雜數(shù)字邏輯系統(tǒng)的 Verilog HDL 設(shè)計方法簡介 北京航空航天大學(xué) EDA實(shí)驗(yàn)室 夏宇聞 數(shù)字信號處理、計算、程序 算法和硬線邏輯的基本概念 ? 數(shù)字信號處理 ? 計算（ Computing） ? 算法和數(shù)據(jù)結(jié)構(gòu) ? 編程語言和程序 ? 體系結(jié)構(gòu) ? 硬線邏輯 數(shù)字信號處理的基本概念 ? 現(xiàn)代電子系統(tǒng)設(shè)備中廣泛使用了數(shù)字信號處理 專用集成電路。 ? 用于數(shù)字信號傳輸中所必需的濾波、變換、加密、解密、編碼、解碼、糾檢錯、壓縮、解壓縮等操作。 ? 完全可以用計算機(jī)或微處理器來完成處理工作。 它提出的最基本的問題是什么樣的工作能自動完成 ， 什么樣的不能 。 算法和數(shù)據(jù)結(jié)構(gòu)的基本概念 ? 算法就是解決特定問題的有序步驟 。 編程語言和程序的基本概念 ? 編程語言： 程序員利用一種由專家設(shè)計的既可以被人理解 ，也可以被計算機(jī)解釋的語言來表示算法問題的求解過程 。 ? 程序： 由編程語言所表達(dá)的算法問題的求解過程就是 。 計算機(jī)體系結(jié)構(gòu)和硬線邏輯 的基本概念 ? 計算機(jī)體統(tǒng)結(jié)構(gòu)： 是一門討論和研究通用的計算機(jī)中央處理器如何提高運(yùn)算速度性能的學(xué)問 。 數(shù)字信號處理系統(tǒng)的分類 ? 非實(shí)時系統(tǒng) ： 信號處理的工作是可以事后進(jìn)行 。 數(shù)字信號處理系統(tǒng)的實(shí)現(xiàn) ? 非實(shí)時系統(tǒng) ： 通用的計算機(jī)和利用通用計算機(jī)改裝的設(shè)備 ，主要工作量是編寫 “ C” 程序 。 實(shí)時數(shù)字信號 處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn) 1) 算法問題 。 研究并行快速算法 。 實(shí)時數(shù)字信號 處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn) 和解決辦法 電路實(shí)現(xiàn)的兩個方向： ? FPGA ? 專用集成電路 實(shí)時數(shù)字信號 處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn) 和解決辦法 用于信號處理的 FPGA 和專用集成 電路 （ ASIC） 設(shè)計的方法 ： Verilog HDL建模 、 仿真 、 綜合和全面驗(yàn)證 。 怎樣設(shè)計如此復(fù)雜的系統(tǒng) ？ ? 現(xiàn)代的設(shè)計方法： 選用合適的 EDA仿真 工具； 選用合適 電路圖輸入和 HDL編輯工具； 逐個編寫可綜合 HDL模塊； 逐個編寫 HDL測試模塊； 逐個做 Verilog HDL 電路邏輯訪真； 編寫 Verilog HDL總測試模塊； 做系統(tǒng)電路邏輯總仿真； 怎樣設(shè)計如此復(fù)