北航夏宇聞復(fù)雜數(shù)字邏輯系統(tǒng)的veriloghdl設(shè)計(jì)方法簡(jiǎn)介-在線瀏覽
2025-03-05 08:30本頁(yè)面
【正文】 雜的系統(tǒng) ？ ? 現(xiàn)代的設(shè)計(jì)方法（續(xù)前）： 選用合適的基本邏輯元件庫(kù)和宏庫(kù) 租用或購(gòu)買必要的 IP核； 選用合適的綜合器； 進(jìn)行綜合得到門級(jí)電路結(jié)構(gòu)； 布局布線，得到時(shí)延文件； 后仿真； 定型， FPGA編碼或 ASIC投片 TopDown 設(shè)計(jì)思想 系 統(tǒng) 級(jí) 設(shè) 計(jì)模 塊Ａ 模 塊Ａ１ 模 塊Ａ３ 模 塊Ａ２ 模 塊Ｃ１ 模 塊Ｃ２ 模 塊 C 模 塊Ｂ 模 塊Ｂ１ 模 塊Ｂ２ HDL 設(shè) 計(jì) 文 件 HDL 功 能 仿 真 HDL 綜合 優(yōu) 化 、布 局 布 線 布 線 后 門 級(jí) 仿 真 圖 163 HDL 設(shè) 計(jì) 流 程 圖 電 路 功 能 仿 真 電 路 圖 設(shè) 計(jì) 文 件 電 路 制 造 工 藝 文 件 或 FPGA 碼 流 文 件 有 問(wèn) 題 沒(méi) 問(wèn) 題有 問(wèn) 題 沒(méi) 問(wèn) 題 有 問(wèn) 題 沒(méi) 問(wèn) 題 與 實(shí) 現(xiàn) 邏 輯 的 物理 器 件 有 關(guān) 的 工 藝技 術(shù) 文 件確定實(shí)現(xiàn)電路的具體庫(kù)名用EDA設(shè)計(jì)數(shù)字系統(tǒng)的流程 為什么要用 硬件描述語(yǔ)言來(lái)設(shè)計(jì) ？ ? 電路的邏輯功能容易理解； ? 便于計(jì)算機(jī)對(duì)邏輯進(jìn)行分析處理； ? 把邏輯設(shè)計(jì)與具體電路的實(shí)現(xiàn)分成兩個(gè)獨(dú)立 的階段來(lái)操作； ? 邏輯設(shè)計(jì)與實(shí)現(xiàn)的工藝無(wú)關(guān)； ? 邏輯設(shè)計(jì)的資源積累可以重復(fù)利用； ? 可以由多人共同更好更快地設(shè)計(jì)非常復(fù)雜 的邏輯電路（幾十萬(wàn)門以上的邏輯系統(tǒng)）。 兩 者建模能力的比較 VHDL VITAL 系統(tǒng)級(jí) 算法級(jí) 寄存器傳輸級(jí) 邏輯門級(jí) 開(kāi)關(guān)電路級(jí) 行為級(jí) 的抽象 VerilogHDL 與 VHDL 建 模 能 力 的 比 較 Verilog Verilog HDL 的應(yīng)用方面 ? ASIC 和 FPGA設(shè)計(jì)師可用它來(lái)編寫(xiě)可綜合的代碼。 ? 驗(yàn)證工程師編寫(xiě)各種層次的測(cè)試模塊對(duì)具體電路設(shè)計(jì)工程師所設(shè)計(jì)的模塊進(jìn)行全面細(xì)致的驗(yàn)證。 Verilog HDL 的抽象級(jí)別 語(yǔ)言本身提供了各種層次抽象的表述，可以用詳細(xì)程度有很大差別的的多層次模塊組合來(lái)描述一個(gè)電路系統(tǒng)。 邏輯綜合： 把 RTL級(jí)模塊轉(zhuǎn)換成門級(jí) 。 布局布線： 在門級(jí)模型的基礎(chǔ)上加上了布線延時(shí) 布局布線后仿真： 與真實(shí)的電路最接近的驗(yàn)證。 input a,b,sl。 Reg out。 else out = b。 RTL模塊的數(shù)據(jù)流動(dòng)必須基于時(shí)鐘。 RTL模塊是可綜合的，它是行為模塊的一個(gè)子集合。 input a,b,sl。 not u1（ ns1， sl）； and 1 u2（ sela， a， nsl）； and 1 u3 （ selb， b， sl）； or 2 u4（ out ， sela， selb）； endmodule out a b sl selb sela nsl Verilog HDL入門 module myadder(clock, reset, a, b, sum)。 input clock, reset。 output [width :0] sum。 reg [ width : 0 ] sum。 b_reg = ’ b0。 end Verilog HDL入門 else begin a_reg = a。 sum = a_reg + b_reg 。 wire [8:0] sumout。 reg clk。 initial begin rst = 1； clk = 0。 bin=3。 always (posedge clk) begin ain = ain + 2。 end endmodule Verilog HDL測(cè)試 由于 t 模塊中 Verilog HDL語(yǔ)句的功能 可以對(duì) myadder 模塊進(jìn)行測(cè)試 myadder 模塊輸入了必須的信號(hào)： rst， clk， ain， bin 觀測(cè)該模塊的輸出： sumout 看一看它是否符合設(shè)計(jì)要求。 2) 寄存器傳輸級(jí) Verilog HDL模塊： 也可稱為RTL （ Verilog） HDL模塊。能用綜合器把它轉(zhuǎn)換為門級(jí)邏輯。 4)Verilog HDL頂層（測(cè)試）模塊 ： 同上。 6) Verilog HDL后仿真測(cè)試模塊 ： 同 3）、 4），但被測(cè)試的模塊至少是一個(gè)門級(jí)描述的或用具體 FPGA(ASIC)庫(kù)器件 (帶時(shí)間延遲信息 )描述的結(jié)構(gòu)型 Verilog HDL 模塊。 module block1(a, b, c, d, e)。 output d, e。 ~c) 。 ~c )。 輸入 /輸出說(shuō)明 ： input a, b, c 。 內(nèi)部信號(hào)： wire x。 assign x = ( b amp。 endmodule Verilog HDL模塊的結(jié)構(gòu) ? 請(qǐng)?jiān)谙旅娴目崭裰刑钊脒m當(dāng)?shù)姆?hào) 使其成為右圖的 Verilog 模塊 ： module block1(a, b, — , — , — )。 —— d, — 。 ~c) 。 ~c )。 input a, b, c。 assign d = a | ( b amp。 assign e = ( b amp。 endmodule 編寫(xiě) Verilog HDL模塊的練習(xí) a b c e d ? 在 Verilog 模塊中有三種方法可以生成邏輯電路： 用 assign 語(yǔ)句： assign cs = ( a0 amp。 ~a2 ) 。 用 always 塊： always (posedge clk or posedge clr) begin if (clr) q= 0。 end Verilog HDL模塊中的邏輯表示 a b c d e ? 如在模塊中邏輯功能由下面三個(gè)語(yǔ)句塊組成 ： assign cs = ( a0 amp。 ~a2 ) 。 // 2 always (posedge
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