【正文】 coder_process:PROCESS(d) BEGIN CASE d IS WHEN 01111111=q=111。 q : OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。 USE 。 使用 VHDL語言的邏輯表達(dá)式設(shè)計(jì)函數(shù)電路很方便，只要用 VHDL語言的邏輯符號置換成布爾方程中相應(yīng)的邏輯符號即可。 end。 entity example is port(a,b,c,e,f : in std_logic。 VHDL描述 設(shè)計(jì)一個(gè)函數(shù)電路： y=abc+ef LIBRARY IEEE。 USE 。 y : out std_logic)。 architecture a of example is begin y=(a and b and c) or (e and f) end。 D0 D1 D2 D3 D4 D5 D6 D7 Q0 Q1 Q2 D7 D6 D5 D4 D3 D2 D1 D0 Q2 Q1 Q0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 1 0 1 0 1 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 1 1 0 0 0 0 VHDL描述 LIBRARY IEEE。 ENTITY encoder8_3 IS PORT(d : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END encoder8_3。 WHEN 10111111=q=110。 WHEN 11101111=q=100。 WHEN 11111011=q=010。 WHEN 11111110=q=000。 END CASE。 END rtl。 USE 。 e1 : IN STD_LOGIC。 gs,e0 : OUT STD_LOGIC)。 ARCHITECTURE rtl OF priorityencoder IS BEGIN encoder_process: PROCESS(e1,d) BEGIN IF (e1=?1?) THEN q=“111”。 e0=?1?。 gs=?1?。 ELSIF (d(7)=?0? AND e1=?0?) THEN q=“000”。 e0=?1?。 gs=?0?。 ELSIF (d(5)=?0? AND e1=?0?) THEN q=“010”。 e0=?1?。 gs=?0?。 ELSIF (d(3)=?0? AND e1=?0?) THEN q=“100”。 e0=?1?。 gs=?0?。 ELSIF (d(1)=?0? AND e1=?0?) THEN q=“110”。 e0=?1?。 gs=?0?。 END IF。 END rtl。 USE 。 q : OUT STD_LOGIC)。 ARCHITECTURE rtl OF dff IS BEGIN dff_process:PROCESS(clk) BEGIN IF(clk39。139。 END IF。 END rtl。 USE 。 cp : IN STD_LOGIC。 END shift_reg。 clk: IN STD_LOGIC。 END COMPONENT。 BEGIN q(0)=d1。 END GENERATE register8。 END structure。 USE 。 DIN : IN STD_LOGIC。 END shift_reg。 BEGIN PROCESS (CLK) BEGIN IF CLK39。139。 REG8(6 DOWNTO 0) = REG8(7 DOWNTO 1)。 END PROCESS。 END behav。 一 .常用組合邏輯電路的 VHDL語言程序 常見的組合邏輯電路主要包括基本門電路、編碼器、譯碼器、選擇器、緩沖器以及運(yùn)算器等 1) 與門、或門、非門 在數(shù)字電路中 ,與門、或門、非門的邏輯表達(dá)式分別為 aybaybay?????其 VHDL語言描述可以如下 : LIBRARY IEEE。 y1,y2,y3 : OUT STD_LOGIC)。 ARCHITECTURE behave OF logic_gate IS BEGIN y1=a AND b。 y3=NOT a。 2)其它門電路如與非門、或非門、異或門可作相似的描述 在數(shù)字電路中 ,一般的編碼器可劃成兩類：普通編碼器和優(yōu)先編碼器 . 1)普通編碼器：在某一特定時(shí)刻 ,只能對一個(gè)輸入信號進(jìn)行編碼 ,并且這種編碼器的輸入端不可同一時(shí)刻出現(xiàn)兩個(gè)以上的輸入信號 ,否則編碼器將會出現(xiàn)混亂 . 以 83編碼器為例 D0 D1 D2 D3 D4 D5 D6 D7 Q0 Q1 Q2 83編碼器邏輯符號 D7 D6 D5 D4 D3 D2 D1 D0 Q2 Q1 Q0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 1 0 1 0 1 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 1 1 0 0 0 0 83編碼器的真值表 (假設(shè)輸入信號電平為低有效 ) 83編碼器 VHDL語言程序 LIBRARY IEEE。 ENTITY encoder8_3 IS PORT(d : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END encoder8_3。 WHEN “10111111”=q=“110”。 WHEN “11101111”=q=“100”。 WHEN “11111011”=q=“010”。 WHEN “11111110”=q=“000”。 END CASE。 END rtl。E1是使能控制端 ,低電平有效 。Q0Q2為輸出端 。GS是有編碼信號輸入的狀態(tài)標(biāo)志端 ,低電平有效 。 USE 。 e1 : IN STD_LOGIC。 gs,e0 : OUT STD_LOGIC)。 ARCHITECTURE rtl OF priorityencoder IS BEGIN encoder_process: PROCESS(e1,d) BEGIN IF (e1=?1?) THEN q=“111”。 e0=?1?。 gs=?1?。 ELSIF (d(7)=?0? AND e1=?0?) THEN q=“000”。 e0=?1?。 gs=?0?。 ELSIF (d(5)=?0? AND e1=?0?) THEN q=“010”。 e0=?1?。 gs=?0?。 ELSIF (d(3)=?0? AND e1=?0?) THEN q=“100”。 e0=?1?。 gs=?0?。 ELSIF (d(1)=?0? AND e1=?0?) THEN q=“110”。 e0=?1?。 gs=?0?。 END IF。 END rtl。 USE 。 a,b,c : IN STD_LOGIC。 END decoder3_8。 BEGIN b=c amp。 a。 WHEN “001”=q=“11111101”。 WHEN “011”=q=“11110111”。 WHEN “101”=q=“11011111”。 WHEN “111”=q=“01111111”。 END CASE。 END IF。 END rtl。 USE 。 a,b,c,d,e,f,g : OUT STD_LOGIC)。 seven_segment display a f| |b g e| |c d end of d