【正文】 clk or posedge clr) //3 begin if (clr) q= 0。 end 三條語句是并行的，它們產生獨立的邏輯電路； 而在 always 塊中 : begin 與 end 之間是順序執(zhí)行的。 連線類型： wire 用 assign 關鍵詞指定的組合邏輯的信號 或連線 Verilog模塊中的信號要點 ? 需要注意的是： 寄存器 ( reg )類型 不一定是觸發(fā)器 。 Verilog中 reg與 wire的不同點 ? 用寄存器 (reg)類型變量生成組合邏輯舉 例 ： module rw1( a, b, out1, out2 ) 。 output out1, out2。 wire out2。 always (b) out1 = ~b。 input clk, d。 reg out1。 assign out2 = d amp。 always (posedge clk) begin out1 = d 。 c = b。 c = b。 ? 阻塞（ blocking) 賦值語句 ( b = a)： 完成該賦值語句后才能做下一句的操作； b 的值立刻被賦成新值 a。 組合邏輯設計要點 ? 組合邏輯的兩種 Verilog HDL表示 ： 用 assign 語句： assign q = (al==1?) d : 0 。 else q = 0。 end 則： 此時生成的不是純組合邏輯，因為當 al==0時， q能保留原來的值，所以生 成的電路中有鎖存器。 b amp。 e)。只有當 a 或 b 或 c 或 d 變化時 e 的 變化后果才顯示出來。 時序邏輯設計要點 ? 時序邏輯的 Verilog HDL表示 ： 用 always： 如： always (posedge clock) begin (!reset) do_reset。 時序邏輯設計要點 用 always： (繼續(xù)上頁） 如： state_2: do_state_2。 state_4: do_state_4。 default: state =xx。 begin Reset_Every_Register。 end endtask 時序邏輯設計要點 用 always： (繼續(xù)上頁） 如 : task do_state_1。 Prepare_For_Next_State。 end endtask 時序邏輯設計要點 用 always： (繼續(xù)上頁） 如 : task do_state_2。 Prepare_For_Next_State。 end endtask Verilog模塊的種類和用途 ? 行為模塊： 在仿真時其表現(xiàn)的功能與某實體邏輯電路完 全一致的 Verilog HDL 模塊，但并沒有手段 生成對應的門級邏輯電路與之對應。它的仿真可以在兩 個層次上進行，行為級和門級。 HDL可綜合模塊的功能 ? 可綜合模塊 ： 想要設計的用硬線邏輯構成的電路系統(tǒng)； 由基本的邏輯器件為基礎所構成的各種層次 的結構模塊； 綜合器能理解并能將其編譯為門級邏輯的模 塊； 對一般的綜合器而言，單純的 RTL級 Verilog HDL模塊以及 RTL 和結構型混合 HDL模塊。 為什么 Verilog能支持大型設計 ? 設計項目舉例： myproject 可綜合部分 （我們想要設計的邏輯電路部分）： , , , ..... , , ..... , , ..... ...... , , ..... 為什么 Verilog能支持大型設計 ? 設計項目舉例： myproject 外圍部分： , , , ... 激勵部分： , .... 頂層測試模塊： 包括可綜合部分、外圍部分、激勵部分 還包括測試步驟和輸出文件等 。 下面我們介紹一個簡化的 RAM模塊，我們所 設計的電路用到了該 RAM, 但電路結構中并 不包括這個 RAM。 inout [7:0] data。 input ena, read,write。 assign 20 data = (read amp。 ena)? ram[addr] : 8 ‘hzz。 end endmodule 激勵源 的 Verilog 模塊 `timescale 1ns/1ns `define timeslice 200 module sigs (ack,clock,read,write,addr,data)。 output clock, read, write。 inout [7:0] data。 激勵源 的 Verilog 模塊 （續(xù)上頁） reg [15:0] addr。 //used to record if read or write reg [7:0] DataToRam。 initial begin clock = 0。 DataToRam=0。 end always ( `timeslice/2) clock = ~ clock。 (`timeslice) write = 0。 (`timeslice) read = 0。 addr = addr + 1。 頂層測試 Verilog 模塊 `timescale 1ns/1ns `include 可綜合模塊 .v . . . . `include 外圍電路 .v . . . . `include 激勵信號 .v . . . . module top。 end 頂層測試 Verilog 模塊 信號模塊 xh1( .clock( clk), .reset(rst), .ack(ackn) . . . . .)。 . . . . . 外圍模塊 ram1(.read(rd), .write(wrt), .data(databus) . . .)。 ? 綜合工具必須在已知基本邏輯單元庫的前提 下，才能進行綜合