【正文】 (posedge clk) begin b = a 。 end 組合邏輯設計要點 ? 組合邏輯的兩種 Verilog HDL表示 ： 用 always塊時，沒注意加 else語句： 如： always (al or d) begin if (al==1) q = d 。可見需要有一個寄存器來儲存 e 的變化。 end 時序邏輯設計要點 用 always： (繼續(xù)上頁） 如： task do_reset。 begin if Condition_Is_True Switch_Proper_Control_Logic。 為什么 Verilog能支持大型設計 ? Verilog 語法支持多層次多模塊設計： 用 `include 宏指令可以在一個模塊中包含多個模 塊； 在一個模塊中可以用實例調用別的模塊中定義的 電路結構，構成多層次模塊； 在一個模塊中可以用多個任務和函數來表 達復雜 的狀態(tài)機和結構； 一個設計項目往往由一個頂層測試模塊和多個可 綜合模塊和若干個外圍接口模塊構成。 reg [7:0] ram[8 ‘hff : 0]。 output [15:0] addr。 w_r = 0。 end always (posedge ack) begin DataToRam = DataToRam + 2。 . . . . . endmodule 不同抽象級別的 HDL 模型 ? 系統(tǒng)級 （ System Level） ? 算法級 ( Algorithm Level) ? 寄存器傳輸級 (Register Transfer Level) ? 門級 ( Gate Level) ? 開關級（ Switch Level） 可綜合的 Verilog HDL 模型 ? 算法級 ( Algorithm Level) 部分可綜合 ? 寄存器傳輸級 (Register Transfer Level) 完全可綜合 ? 門級 ( Gate Level) 完全可綜合 ? 開關級（ Switch Level） 用于基本邏輯器件仿真模型的建庫 綜合工具和要點 ? 綜合是把 Verilog HDL源代碼通過綜合 工具， 轉變?yōu)橄鄳に嚨拈T級邏輯表示的一個過程； ? 在綜合之前， Verilog HDL源代碼的風格必須 經過嚴格檢查，僅僅符合語法不一定能綜合； ? 不同的綜合工具性能有差別，支持的 Verilog HDL源代碼的語法集合和風格也略有差別。 . . . . . 可綜合模塊 mysj1(. clock(clk), reset(rst),.ack(ackn) . . .)。 end 激勵源 的 Verilog 模塊 (續(xù)上頁） else begin (5 * `timeslice) read = 1。 //used to stack the data assign 10 data = (w_r)? ‘hzz : DataToRam。 input ack。 input [9:0] addr。 HDL行為模塊的功能 ? 行為模塊： 用于系統(tǒng)分割時驗證各部分的功能指標分配 是否合理 ； 在仿真時可用于替代與所設計電路系統(tǒng)相連 接的現成可購得的外圍電路； 用于產生測試信號和數據輸入到所設計電路 系統(tǒng)并接收它的應答信號和輸出以驗證其功 能。 else Stay_In_Original_State。 state_5: do_state_5。 end 此時生成的不是純組合邏輯，因為當 e 變化時， out 不 能立即跟著變化。 用 always 塊： always (al or d) begin if (al==1) q = d 。 end endmodule d out2 AND2i1 clk out1 D Q DFF Verilog中兩種不同的賦值語句 ? 不阻塞（ nonblocking) 賦值語句： always (posedge clk) begin b = a 。 endmodule a out2 BUFF b INV out1 Verilog中 reg與 wire的不同點 ? 用寄存器 ( reg )類型變量生成觸發(fā)器的 例子 ： module rw2( clk, d, out1, out2 ) 。 它只是在 always 塊中賦值的信號 。 ~a1 amp。 ~c )。 assign e = ( b amp。 功能定義： assign d = a | x 。 assign d = a | ( b amp。 有關 Verilog HDL的 幾個重要基本概念 3)Verilog HDL測試模塊 ： 用 Verilog HDL描述的模塊，可以用來產生測試信號序列并可以接收被測試模塊的信號，用于驗證所設計的模塊是否能正常運行，往往不可綜合成具體門級電路。 70 rst=0； 70 rst = 1； end always 50 clk = ~clk。 end endmodule Verilog HDL模塊的測試 `include module t。 reg [width1:0] a_reg, b_reg。 結構級 module muxtwo (out, a, b, sl)。 output out。 ? 庫模型的設計：可以用于描述 ASIC 和 FPGA的基本單元（ Cell） 部件，也可以描述復雜的宏單元（ Macro Cell）。 2) 電路實現問題： 設計并研制具有并行結構的數字和計算邏輯結構 。 ? 硬線邏輯： 由與門 、 或門 、 非門 、 觸發(fā)器 、 多路器等基本邏輯部件造成的邏輯系統(tǒng) 。 ” （ 摘自Denning et al., “Computing as a Discipline,” Communication of ACM, January,1989） 。 ? 用于數字信號傳輸中所必需的濾波、變換、加密、解密、編碼、解碼、糾檢錯、壓縮、解壓縮等操作。 編程語言和程序的基本概念 ? 編程語言： 程序員利用一種由專家設計的既可以被人理解 ，也可以被計算機解釋的語言來表示算法問題的求解過程 。 數字信號處理系統(tǒng)的實現 ? 非實時系統(tǒng) ：