【正文】 Prepare_For_Next_State。 state_4: do_state_4。 e)。 組合邏輯設(shè)計要點 ? 組合邏輯的兩種 Verilog HDL表示 ： 用 assign 語句： assign q = (al==1?) d : 0 。 always (posedge clk) begin out1 = d 。 always (b) out1 = ~b。 連線類型： wire 用 assign 關(guān)鍵詞指定的組合邏輯的信號 或連線 Verilog模塊中的信號要點 ? 需要注意的是： 寄存器 ( reg )類型 不一定是觸發(fā)器 。 end Verilog HDL模塊中的邏輯表示 a b c d e ? 如在模塊中邏輯功能由下面三個語句塊組成 ： assign cs = ( a0 amp。 assign e = ( b amp。 ~c) 。 內(nèi)部信號： wire x。 output d, e。能用綜合器把它轉(zhuǎn)換為門級邏輯。 bin=3。 sum = a_reg + b_reg 。 output [width :0] sum。 RTL模塊是可綜合的，它是行為模塊的一個子集合。 input a,b,sl。 ? 驗證工程師編寫各種層次的測試模塊對具體電路設(shè)計工程師所設(shè)計的模塊進行全面細致的驗證。 研究并行快速算法 。 計算機體系結(jié)構(gòu)和硬線邏輯 的基本概念 ? 計算機體統(tǒng)結(jié)構(gòu)： 是一門討論和研究通用的計算機中央處理器如何提高運算速度性能的學(xué)問 。 它提出的最基本的問題是什么樣的工作能自動完成 ， 什么樣的不能 。 ? 處理工作從本質(zhì)上說都是數(shù)學(xué)運算。 這種語言就是編程語言 。 ? 實時系統(tǒng) ： 信號處理專用的微處理器為核心的設(shè)備 ， 主要工作量是編寫匯編程序 。 有哪幾種硬件描述語言？ 各有什么特點？ ? Verilog HDL 較多的第三方工具的支持 語法結(jié)構(gòu)比 VHDL簡單 學(xué)習(xí)起來比 VHDL容易 仿真工具比較好使 測試激勵模塊容易編寫 Verilog HDL 的發(fā)展歷史 Verilog HDL 公開發(fā)表 CADENCE 公司購買 Verilog 版權(quán) 1 9 9 0 1 9 8 9 1 9 8 0 ’s VerilogXL 誕生 模擬和數(shù)字都適用的 Verilog 標準 公開發(fā)表 1998 ? VerilogHDLIEEE1364 標準 公開發(fā)表 有關(guān) VerilogHDL 的全部權(quán)利都移交給 O V I （ Open Verilog I n t e r n a t i o n a l ) 1 9 9 5 1 9 9 0有哪幾種硬件描述語言？ 各有什么特點？ ? VHDL 比 VerilogHDL早幾年成為 I EEE標準； 語法 /結(jié)構(gòu)比較嚴格，因而編寫出的 模塊風(fēng)格 比較清晰； 比較適合由較多的設(shè)計人員合作完成 的特大型項目（一百萬門以上）。 后仿真： 用門級模型做驗證，檢查門的互連邏輯其功能是否正確。 endmodule a b sl out 行為級和 RTL級 a b sl out 這個行為的描述并沒有說明如果輸入 a 或 b是三態(tài)的（高阻時）輸出應(yīng)該是什么，但有具體結(jié)構(gòu)的真實電路是有一定的輸出的。 parameter width = 8。 sum= ’ b0。 myadder(.clock(clk), .reset(rst), .a(ain), .b(bin), .sum(sumout))。 有關(guān) Verilog HDL的 幾個重要基本概念 1) 綜合： 通過工具把用 Verilog HDL描述的模塊自動轉(zhuǎn)換為用門級電路網(wǎng)表表示的模塊的過程。 Verilog 模塊由兩部分組成：端口信息和內(nèi)部功能。 endmodule Verilog HDL模塊和接口 a b c d e ? Verilog 模塊的結(jié)構(gòu)由在 module和 endmodule 關(guān)鍵詞之間的四個主要部分組成： 端口信息： module block1(a, b, c, d )。 input — , — , — 。 output d, e 。 用 元件的實例調(diào)用： and2 and_inst ( q, a, b)。 else if (en) q= d。 reg out1。 wire out2。 end clk DFF c D Q a b 兩種不同的賦值語句區(qū)別要點 ? 不阻塞（ nonblocking) 賦值語句 ( b= a)： 塊內(nèi)的 賦值語句同時賦值； b 的值被賦成新值 a 的操作 , 是與塊內(nèi)其他 賦值語句同時完成的； 建議在可綜合風(fēng)格的模塊中使用 不阻塞 賦值。 組合邏輯設(shè)計要點 ? 用 always塊時，必須注意電平敏感的信號表是否完全，如： always (a or b or or c or d ) begin out = (a amp。 else case(state) state_1: do_state_1。 Prepare_For_Next_State。 else Stay_In_Original_State。 其他形式的 Verilog 模塊 ? 外圍部分： 這部分邏輯不用綜合成電路，但為了驗證我 們的設(shè)計， 其行為必須與真實器件完全一 致。amp。 reg clock, read, write。 激勵源 的 Verilog 模塊 (續(xù)上頁） addr = 16 ‘h 0000 。 end endmodule 激勵源 的 Verilog 模塊 (續(xù)上頁） 上面這個模塊可根據(jù)從被測試模塊輸出 的 ack 信號逐一發(fā)出讀 /寫、地址、數(shù)據(jù) 至被測試模塊，可以用來檢驗被測試模 塊的功能是否正確，但沒有具體的門級 電路系統(tǒng)與之對應(yīng) 。 仿真和綜合工具概述 ? 常用的仿真工具： Verilog XL NC Verilog ModelSim VeriBest ViewLogic . . . . . ? 常用的綜合工具： Synplify Exemplar Synopsys Express Synopsys Designer . . . . . V