北航夏宇聞復雜數(shù)字邏輯系統(tǒng)的veriloghdl設計方法簡介-文庫吧
2025-01-01 08:30 本頁面
【正文】 L 的發(fā)展歷史 Verilog HDL 公開發(fā)表 CADENCE 公司購買 Verilog 版權(quán) 1 9 9 0 1 9 8 9 1 9 8 0 ’s VerilogXL 誕生 模擬和數(shù)字都適用的 Verilog 標準 公開發(fā)表 1998 ? VerilogHDLIEEE1364 標準 公開發(fā)表 有關(guān) VerilogHDL 的全部權(quán)利都移交給 O V I （ Open Verilog I n t e r n a t i o n a l ) 1 9 9 5 1 9 9 0有哪幾種硬件描述語言？ 各有什么特點？ ? VHDL 比 VerilogHDL早幾年成為 I EEE標準； 語法 /結(jié)構(gòu)比較嚴格，因而編寫出的 模塊風格 比較清晰； 比較適合由較多的設計人員合作完成 的特大型項目（一百萬門以上）。 兩 者建模能力的比較 VHDL VITAL 系統(tǒng)級 算法級 寄存器傳輸級 邏輯門級 開關(guān)電路級 行為級 的抽象 VerilogHDL 與 VHDL 建 模 能 力 的 比 較 Verilog Verilog HDL 的應用方面 ? ASIC 和 FPGA設計師可用它來編寫可綜合的代碼。 ? 描述系統(tǒng)的結(jié)構(gòu)，做高層次的仿真。 ? 驗證工程師編寫各種層次的測試模塊對具體電路設計工程師所設計的模塊進行全面細致的驗證。 ? 庫模型的設計：可以用于描述 ASIC 和 FPGA的基本單元（ Cell） 部件，也可以描述復雜的宏單元（ Macro Cell）。 Verilog HDL 的抽象級別 語言本身提供了各種層次抽象的表述，可以用詳細程度有很大差別的的多層次模塊組合來描述一個電路系統(tǒng)。 行為級：技術(shù)指標和算法的 Verilog描述 RTL級：邏輯功能的 Verilog描述 門級 ：邏輯結(jié)構(gòu)的 Verilog描述 開關(guān)級：具體的晶體管物理器件的描述 Verilog HDL 的抽象級別 ? 行為級：有關(guān)行為和技術(shù)指標模塊，容易理解 ? RTL級：有關(guān)邏輯執(zhí)行步驟的模塊，較難理解 ? 門級 ：有關(guān)邏輯部件互相連接的模塊，很難理解 ? 開關(guān)級：有關(guān)物理形狀和布局參數(shù)的模塊，非常難理解 抽象級別和綜合與仿真的關(guān)系 行為仿真： 行為的驗證和驗證模塊分割的合理性 前仿真 ： 即 RTL級仿真，檢查有關(guān)模塊邏輯執(zhí)行步驟是否正確。 邏輯綜合： 把 RTL級模塊轉(zhuǎn)換成門級 。 后仿真： 用門級模型做驗證，檢查門的互連邏輯其功能是否正確。 布局布線： 在門級模型的基礎上加上了布線延時 布局布線后仿真： 與真實的電路最接近的驗證。 行為級和 RTL級 module muxtwo (out, a, b, sl)。 input a,b,sl。 output out。 Reg out。 always @(sl or a or b) if (!sl) out = a。 else out = b。 endmodule a b sl out 行為級和 RTL級 a b sl out 這個行為的描述并沒有說明如果輸入 a 或 b是三態(tài)的（高阻時）輸出應該是什么，但有具體結(jié)構(gòu)的真實電路是有一定的輸出的。 RTL模塊的數(shù)據(jù)流動必須基于時鐘。RTL模塊在每個時鐘的沿時刻，其變量的值必定是精確的。 RTL模塊是可綜合的，它是行為模塊的一個子集合。 結(jié)構(gòu)級 module muxtwo (out, a, b, sl)。 input a,b,sl。 output out。 not u1（ ns1， sl）； and 1 u2（ sela， a， nsl）； and 1 u3 （ selb， b， sl）； or 2 u4（ out ， sela， selb）； endmodule out a b sl selb sela nsl Verilog HDL入門 module myadder(clock, reset, a, b, sum)。 parameter width = 8。 input clock, reset。 input [width1:0] a, b。 output [width :0] sum。 reg [width1:0] a_reg, b_reg。 reg [ width : 0 ] sum。 always @(posedge clock or negedge reset) if (!reset) begin a_reg = ‘ b0。 b_reg = ’ b0。 sum= ’ b0。 end Verilog HDL入門 else begin a_reg = a。 b_reg = b。 sum = a_reg + b_reg 。 end endmodule Verilog HDL模塊的測試 `include module t。 wire [8:0] sumout。 reg [7:0] ain, bin。 reg clk。 myadder(.clock(clk), .reset(rst), .a(ain), .b(bin), .sum(sumout))。 initial begin rst = 1； clk = 0。 ain = 0。 bin=3。 70 rst=0； 70 rst = 1； end always 50 clk = ~clk。 always @(posedge clk) begin ain = ain + 2。 bin = bin +5。 end endmodule Verilog HDL測試 由于 t 模塊中 Verilog HDL語句的功能 可以對 myadder 模塊進行測試 myadder 模塊輸入了必須的信號： rst， clk， ain， bin 觀測該模塊的輸出： sumout 看一看它是否符合設計要求。 有關(guān) Verilog HDL的 幾個重要基本概念 1) 綜合： 通過工具把用 Verilog HDL描述的模塊自動轉(zhuǎn)換為用門級電路網(wǎng)表表示的模塊的過程。 2) 寄存器傳輸級 Verilog HDL模塊： 也可稱為RTL （ Verilog） HDL模塊。它是符合特定標準和風格的描述狀態(tài)轉(zhuǎn)移和變化的 Verilog HDL模塊。能用綜合器把它轉(zhuǎn)換為門級邏輯。 有關(guān) Verilog HDL的 幾個重要基本
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