北航夏宇聞復(fù)雜數(shù)字邏輯系統(tǒng)的veriloghdl設(shè)計(jì)方法簡(jiǎn)介-免費(fèi)閱讀
【正文】 . . . . . 外圍模塊 ram1(.read(rd), .write(wrt), .data(databus) . . .)。 (`timeslice) read = 0。 initial begin clock = 0。 output clock, read, write。 input ena, read,write。 HDL可綜合模塊的功能 ? 可綜合模塊 ： 想要設(shè)計(jì)的用硬線邏輯構(gòu)成的電路系統(tǒng)； 由基本的邏輯器件為基礎(chǔ)所構(gòu)成的各種層次 的結(jié)構(gòu)模塊； 綜合器能理解并能將其編譯為門(mén)級(jí)邏輯的模 塊； 對(duì)一般的綜合器而言，單純的 RTL級(jí) Verilog HDL模塊以及 RTL 和結(jié)構(gòu)型混合 HDL模塊。 end endtask 時(shí)序邏輯設(shè)計(jì)要點(diǎn) 用 always： (繼續(xù)上頁(yè)） 如 : task do_state_2。 default: state =xx。只有當(dāng) a 或 b 或 c 或 d 變化時(shí) e 的 變化后果才顯示出來(lái)。 else q = 0。 c = b。 input clk, d。 Verilog中 reg與 wire的不同點(diǎn) ? 用寄存器 (reg)類(lèi)型變量生成組合邏輯舉 例 ： module rw1( a, b, out1, out2 ) 。 ~a2 ) 。 endmodule 編寫(xiě) Verilog HDL模塊的練習(xí) a b c e d ? 在 Verilog 模塊中有三種方法可以生成邏輯電路： 用 assign 語(yǔ)句： assign cs = ( a0 amp。 ~c )。 assign x = ( b amp。 ~c) 。 4)Verilog HDL頂層（測(cè)試）模塊 ： 同上。 always (posedge clk) begin ain = ain + 2。 wire [8:0] sumout。 reg [ width : 0 ] sum。 input a,b,sl。 Reg out。 Verilog HDL 的抽象級(jí)別 語(yǔ)言本身提供了各種層次抽象的表述，可以用詳細(xì)程度有很大差別的的多層次模塊組合來(lái)描述一個(gè)電路系統(tǒng)。 實(shí)時(shí)數(shù)字信號(hào) 處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn) 和解決辦法 電路實(shí)現(xiàn)的兩個(gè)方向： ? FPGA ? 專(zhuān)用集成電路 實(shí)時(shí)數(shù)字信號(hào) 處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn) 和解決辦法 用于信號(hào)處理的 FPGA 和專(zhuān)用集成 電路 （ ASIC） 設(shè)計(jì)的方法 ： Verilog HDL建模 、 仿真 、 綜合和全面驗(yàn)證 。 數(shù)字信號(hào)處理系統(tǒng)的分類(lèi) ? 非實(shí)時(shí)系統(tǒng) ： 信號(hào)處理的工作是可以事后進(jìn)行 。 算法和數(shù)據(jù)結(jié)構(gòu)的基本概念 ? 算法就是解決特定問(wèn)題的有序步驟 。從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn) 復(fù)雜數(shù)字邏輯系統(tǒng)的 Verilog HDL 設(shè)計(jì)方法簡(jiǎn)介 北京航空航天大學(xué) EDA實(shí)驗(yàn)室 夏宇聞 數(shù)字信號(hào)處理、計(jì)算、程序 算法和硬線邏輯的基本概念 ? 數(shù)字信號(hào)處理 ? 計(jì)算（ Computing） ? 算法和數(shù)據(jù)結(jié)構(gòu) ? 編程語(yǔ)言和程序 ? 體系結(jié)構(gòu) ? 硬線邏輯 數(shù)字信號(hào)處理的基本概念 ? 現(xiàn)代電子系統(tǒng)設(shè)備中廣泛使用了數(shù)字信號(hào)處理 專(zhuān)用集成電路。 ? 數(shù)據(jù)結(jié)構(gòu)就是解決特定問(wèn)題的相應(yīng)的模型 。 ? 實(shí)時(shí)系統(tǒng) ： 信號(hào)處理的工作必須在規(guī)定的很短的時(shí)間內(nèi)完成 。 復(fù)雜數(shù)字邏輯系統(tǒng)的 Verilog HDL 設(shè)計(jì)方法簡(jiǎn)介 什么是復(fù)雜的數(shù)字邏輯系統(tǒng) ？ ? 嵌入式微處理機(jī)系統(tǒng) ? 數(shù)字信號(hào)處理系統(tǒng) ? 高速并行計(jì)算邏輯 ? 高速通信協(xié)議電路 ? 高速編碼 /解碼、加密 /解密電路 ? 復(fù)雜的多功能智能接口 ? 門(mén)邏輯總數(shù)超過(guò)幾萬(wàn)門(mén)達(dá)到幾百甚至達(dá)幾千 萬(wàn)門(mén)的數(shù)字系統(tǒng) 為什么要設(shè)計(jì)復(fù)雜的 數(shù)字邏輯系統(tǒng)？ ? 對(duì)嵌入式系統(tǒng)的性能要求越來(lái)越高 通用的微處理機(jī)不能滿(mǎn)足要求 硬件結(jié)構(gòu)是提高系統(tǒng)總體性能的關(guān)鍵 軟件只能提高系統(tǒng)的靈活性能 軍用系統(tǒng)的實(shí)時(shí)、高可靠、低功耗要求 系統(tǒng)的功能專(zhuān)一，但對(duì)其各種性能要求極高 降低系統(tǒng)的設(shè)計(jì)和制造成本 怎樣設(shè)計(jì)如此復(fù)雜的系統(tǒng) ？ ? 傳統(tǒng)的設(shè)計(jì)方法： 查用器件手冊(cè)； 選用合適的微處理器和電路芯片； 設(shè)計(jì)面包板和線路板； 調(diào)試； 定型； 設(shè)計(jì)復(fù)雜的系統(tǒng)（幾十萬(wàn)門(mén)以上）極其困難。 行為級(jí)：技術(shù)指標(biāo)和算法的 Verilog描述 RTL級(jí)：邏輯功能的 Verilog描述 門(mén)級(jí) ：邏輯結(jié)構(gòu)的 Verilog描述 開(kāi)關(guān)級(jí)：具體的晶體管物理器件的描述 Verilog HDL 的抽象級(jí)別 ? 行為級(jí)：有關(guān)行為和技術(shù)指標(biāo)模塊，容易理解 ? RTL級(jí)：有關(guān)邏輯執(zhí)行步驟的模塊，較難理解 ? 門(mén)級(jí) ：有關(guān)邏輯部件互相連接的模塊，很難理解 ? 開(kāi)關(guān)級(jí)：有關(guān)物理形狀和布局參數(shù)的模塊，非常難理解 抽象級(jí)別和綜合與仿真的關(guān)系 行為仿真： 行為的驗(yàn)證和驗(yàn)證模塊分割的合理性 前仿真 ： 即 RTL級(jí)仿真，檢查有關(guān)模塊邏輯執(zhí)行步驟是否正確。 always (sl or a or b) if (!sl) out = a。 output out。 always (posedge clock or negedge reset) if (!reset) begin a_reg = ‘ b0。 reg [7:0] ain, bin。 bin = bin +5。 有關(guān) Verilog HDL的 幾個(gè)重要基本概念 5) 布局布線 ： 把用 綜合器自動(dòng)生成的門(mén)級(jí)網(wǎng)表（ EDIF） 通過(guò)運(yùn)行一個(gè)自動(dòng)操作的布局布線工具，使其與具體的某種 FPGA或某種 ASIC工藝庫(kù)器件對(duì)應(yīng)起來(lái)，并加以連接的過(guò)程。 assign e = ( b amp。 ~c )。 _______ 編寫(xiě) Verilog HDL模塊的練習(xí) a b c d e ? 請(qǐng)?jiān)谙旅娴目崭裰刑钊脒m當(dāng)?shù)姆?hào) 使其成為右圖的 Verilog 模塊 ： module block1(a, b, c , d, e )。 ~a1 amp。 // 1 and2 and_inst ( qout, a, b)。 input a, b。 output out1, out2。 end clk DFF c D Q D Q a b DFF Verilog中兩種不同的賦值語(yǔ)句 ? 阻塞（ blocking) 賦值語(yǔ)句： always
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