基于fpga的數(shù)字鐘設(shè)計veriloghdl語言實現(xiàn)(編輯修改稿)
2024-12-14 06:25 本頁面
【文章內(nèi)容簡介】 文件 錯誤 ! 未 找 到 引 用源。 VerilogHDL源代碼進行綜合 優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對 ASIC芯片供應(yīng)商的某一產(chǎn)品系列進行的，所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。 ，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設(shè)計，也可略去這一步驟。 行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。 ，產(chǎn)生多項設(shè)計結(jié)果：（ a）適配報告，包括芯片內(nèi)部資源利用情況 ，設(shè)計的布爾方程描述情況等；（ b）適配后的仿真模型；（ c）器件編程文件。根據(jù)適配后的仿真模型，可以進行適配后時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實際性能。如果仿真結(jié)果達不到設(shè)計要求，就修改 VERILOGHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計要求。 最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片 CPLD/FPGA中。 3． 數(shù)字鐘總體設(shè)計方案 數(shù)字鐘實際上是一個對標準頻率（ 1HZ）進行計數(shù)的計數(shù)電路。圖31 所示為數(shù)字鐘 的一般構(gòu)成框圖。 主要包括時間基準電路、計數(shù)器電路、控制電路、譯碼和顯示電路。 圖 31 數(shù)字鐘的一般組成框圖 數(shù)字鐘的工作原理 振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號，作為數(shù)字鐘的時間基準，然后經(jīng)過分頻器輸出標準秒脈沖。秒計數(shù)器滿 60后向分計數(shù)器進位，分計數(shù)器滿 60后向小時計數(shù)器進位，小時計數(shù)器按照“ 12歸 1”規(guī)律計數(shù)。計滿后各計數(shù)器清零 ， 重新計數(shù)。計數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。時基電路可以由石英晶體振蕩電路構(gòu)成，如果晶振頻率為 1MHz，經(jīng) 過 6次十分頻就可以得到秒脈沖信號。譯碼顯示電路由七段譯碼器完成，顯示由數(shù)碼管構(gòu)成。 分頻模塊電路設(shè)計與實現(xiàn) 晶體振蕩器是構(gòu)成數(shù)字式時鐘的核心， 振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計時的準確程度， 它保證了時鐘的走時準確及穩(wěn)定。 分頻后產(chǎn)生 1Hz 基準信號 秒 分 時 動 態(tài) 顯 示 模 塊 分頻后產(chǎn)生動態(tài)掃描信號 復(fù)位 50MHz 晶振 石英晶體的選頻特性非常好，只有某一頻率點的信號可以通過它 ，其它頻率段的信號均會被它所衰減 ， 而且 ， 振蕩信號的頻率與振蕩電路中的 R、 C元件的數(shù)值無關(guān)。因此 ， 這種振蕩電路輸出的是準確度極高的信號。然后再利用分頻電路 ， 將其輸出信號轉(zhuǎn)變?yōu)槊胄盘?，其組成框圖如圖 41。 圖 41 秒信號產(chǎn)生電路框圖 本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供一個頻率穩(wěn)定準確的50MHz 的方波信號，其輸出至分頻電路。分頻電路的邏輯框圖 如圖 42： always@(posedge inclk or posedge reset)begin if(reset==1)begin fp1=0。 f1=139。b0。 end else begin if(fp1==24999999)begin fp1=0。 f1=!f1。 end else fp1=fp1+1。 end end always@(posedge inclk or posedge reset)begin if(reset==1)begin fp2=839。b0。 f2=139。b0。 end 分頻電路
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