脈沖與數(shù)字電路課程設(shè)計(jì)報(bào)告--基于fpga的數(shù)字鐘(編輯修改稿)
2024-12-22 17:48 本頁面
【文章內(nèi)容簡介】 ........................................................ 13 引腳分配 ........................................................................ 13 下載和調(diào)試 .............................................................................. 14 下載驗(yàn)證 ........................................................................ 14 調(diào)試 ................................................................................ 15 設(shè)計(jì)過程中遇到的問題及解決方案 .......................... 15 結(jié) 論 .......................................................................錯誤 !未定義書簽。 謝 辭 .........................................................................錯誤 !未定義書簽。 參考文獻(xiàn) ...........................................................錯誤 !未定義書簽。 洛陽理工學(xué)院課程設(shè)計(jì)報(bào)告 1 前 言 數(shù)字鐘是 20 世紀(jì) 50 年代才開始出現(xiàn)的新型計(jì)時器，隨著社會經(jīng)濟(jì)的高速發(fā)展，人類生活節(jié)奏不斷加快，數(shù)字鐘自發(fā)明以后越來越廣泛的應(yīng)用于人類的社會生活中。 本設(shè)計(jì)是利用基本的邏輯電路元件設(shè)計(jì)的利用六位數(shù)碼管顯示出當(dāng)前時間，并具有基本調(diào)節(jié)控制功能的簡易數(shù)字時鐘。本設(shè)計(jì)的意義和目的旨在加深對所學(xué)課程的理解，掌握數(shù)字系統(tǒng)的工作原理和設(shè)計(jì)方法，熟練應(yīng)用仿真軟件和實(shí)驗(yàn)開發(fā)板，提高獨(dú)立分析問題、解決問題、綜合設(shè)計(jì)和創(chuàng)新能力，培養(yǎng)實(shí)事求是、嚴(yán)肅認(rèn)真的科學(xué)作風(fēng)和良好的實(shí)驗(yàn)習(xí)慣，且最終能夠設(shè)計(jì)成功基本的可控時鐘功能。 本課題從數(shù)字時鐘的設(shè)計(jì)原理、設(shè)計(jì)方案入手詳細(xì)地介紹了數(shù)字時鐘的硬件設(shè)計(jì)、軟件設(shè)計(jì)和下載調(diào)試。在設(shè)計(jì)過程中要處理好以下幾個關(guān)鍵方面：各種計(jì)數(shù)器、調(diào)節(jié)控制電路、顯示器程序設(shè)計(jì)。計(jì)數(shù)器的設(shè)計(jì)關(guān)系到時鐘計(jì)時的進(jìn)位與精確度，調(diào)節(jié)控制電路是調(diào)節(jié)時間的關(guān)鍵。重點(diǎn)應(yīng)用到了各種不同功能的計(jì)數(shù)器的設(shè)計(jì)、計(jì)數(shù)器控制電路的設(shè)計(jì)以及顯示器程序 VHDL 硬件描述語言的設(shè)計(jì)。設(shè)計(jì) 過程中解決了數(shù)字時鐘的硬件設(shè)計(jì)的計(jì)時、調(diào)時和顯示等功能的實(shí)現(xiàn)。 洛陽理工學(xué)院課程設(shè)計(jì)報(bào)告 2 第 1 章 設(shè)計(jì)任務(wù)及要求 設(shè)計(jì)任務(wù)及要求 設(shè)計(jì)任務(wù) 設(shè)計(jì)題目：數(shù)字鐘 功能：具有時、分、秒計(jì)數(shù)顯示，以 24 小時循環(huán)計(jì)時的時鐘電路，帶有清零和校準(zhǔn)功能。 設(shè)計(jì)要求 在 QuartusⅡ 開發(fā)環(huán)境下，用原理圖或 verilog HDL 或 VHDL 語言 完成各模塊電路設(shè)計(jì) ，并進(jìn)行編譯，成功后先調(diào)出正確波形，進(jìn)行分析。在接下來的時間，針對 KH3100 的相關(guān)資料，進(jìn)行引腳分配，并下載到實(shí)驗(yàn)板上進(jìn)行驗(yàn)證。 在整個 課程設(shè)計(jì)的過程中，需要截取相關(guān)的圖，比如仿真波形，引腳分配，并且畫出系統(tǒng)結(jié)構(gòu)框圖、整體電路圖。 洛陽理工學(xué)院課程設(shè)計(jì)報(bào)告 3 第 2 章 設(shè)計(jì)原理 設(shè)計(jì)原理及結(jié)構(gòu)框圖 設(shè)計(jì)原理 計(jì)數(shù)器在正常工作下是對 1Hz 的頻率計(jì)時，在調(diào)整時間狀態(tài)下是對調(diào)整的時間模塊進(jìn)行計(jì)數(shù)。控制按鍵用來選擇是正常計(jì)數(shù)還是調(diào)整時間，并決定調(diào)整時、分、秒。如果對小時進(jìn)行調(diào)整，顯示時間的 LED 數(shù)碼管將閃爍，當(dāng)置數(shù)按鍵被按下時，相應(yīng)的小時顯示要加 1。時間顯示的 LED 數(shù)碼管均用動態(tài)掃描顯示來實(shí)現(xiàn)。 系統(tǒng)結(jié)構(gòu)框圖 系統(tǒng)結(jié)構(gòu) 框圖如下圖所示： 控 制 按 鍵置 數(shù) 按 鍵計(jì) 數(shù) 器動 態(tài)顯 示譯 碼顯 示基 準(zhǔn) 時 鐘 圖 1 數(shù)字鐘原理圖 洛陽理工學(xué)院課程設(shè)計(jì)報(bào)告 4 第 3 章 系統(tǒng)設(shè)計(jì) VHDL 硬件描述語言 硬件描述語言簡介 VHDL 的英文 全名是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。 1987 年底， VHDL 被 IEEE 和 美國國防部 確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。 VHDL 主要用于描述 數(shù)字系統(tǒng) 的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的 計(jì)算機(jī)高級語言 。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可 視部分 ， 及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完
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