【文章內(nèi)容簡介】 編程，編程信息在系統(tǒng)斷電時丟失，每次上電時，需從器件外部將編程數(shù)據(jù)重新寫入 SRAM中。其優(yōu)點是可以編程任意次，可在工作中快速編程，從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。 ⑧ CPLD 保密性好， FPGA 保密性差。 ⑨一般情況下， CPLD 的功耗要比 FPGA 大，且集成度越 高越 明顯。 根據(jù)設(shè)計要求，測頻范圍為 1HZ－ 1MHZ，單片機由于受工作頻率及內(nèi)部計數(shù)器位數(shù)的限制，不能滿足高速、高精度的測頻要求，因此方案一不滿足設(shè)計要求。而等精度數(shù)字頻率計涉及到的計算包括加、減、乘、除，耗用的資源比較大，因此，我選擇用定時精確和具有高速性、使用方便的 CPLD 來完成頻率計。綜上所述，本次設(shè)計的控制核心選用 CPLD。 6 顯示部分 方案 1. LCD 顯示 LCD 液晶顯示器 是 Liquid Crystal Display 的簡稱。 液 晶顯示模塊具有體積小、功耗低、顯示內(nèi)容豐富、超薄輕巧等優(yōu)點，在袖珍式儀表和低功耗應(yīng)用系統(tǒng)中得到廣泛的應(yīng)用。 方案 2． LED 顯示 LED（ Light Emitting Diode）， 發(fā)光二極管，簡稱 LED,，是一種能夠?qū)㈦娔苻D(zhuǎn)化為可見光的固態(tài)的半導(dǎo)體器件，它可以直接把電轉(zhuǎn)化為光。它是一種通過控制半導(dǎo)體發(fā)光二極管的顯示方式，用來顯示文字、圖形、圖像、動畫、行情、視頻、錄像信號等各種信息的顯示屏幕。由于具有容易控制、低壓直流驅(qū)動、組合后色彩表現(xiàn)豐富、使用壽命長等優(yōu)點，廣泛應(yīng)用于城市各工程中、大屏幕 顯示系統(tǒng)。 LED 可 以作為顯示屏，在計算機控制下，顯示色彩變化萬千的視頻和圖片。 LED 在低光度下能量轉(zhuǎn)換效率高即較 LCD 省電； LED 反應(yīng)時間短、穩(wěn)定性好，使用壽命長； LED 耐振動和耐沖擊能力強；體積小，重量輕，適用性強；便于聚焦；單色性強； 綠色 環(huán)保 綜上述 LED 的優(yōu)勢，本次設(shè)計顯示部分用 LED最合適。 鍵盤部分 單片機系統(tǒng)中常見的鍵盤可分為兩類：非編碼鍵盤和編碼鍵盤。非編碼鍵盤有兩種結(jié)構(gòu)：獨立式鍵盤和矩陣式鍵盤。 獨立按鍵：一個按鍵占用單獨的一個 I/O 口； 獨立式鍵盤的特點是，一鍵一線，各鍵相互獨立，每個按鍵 各接一條 I/O 口線，通過檢測 I/O 口輸入線的電平狀態(tài)，可以很容易的判斷那個按鍵被按下。 矩陣按鍵：在 鍵盤中按鍵數(shù)量較多時，為了減少 I/O 口的占用，通常將按鍵排列成 矩陣 形式 。 綜上述，為了減少 I/O 口的占用和設(shè)計需要鍵數(shù)多，本次頻率設(shè)計采用矩陣式鍵盤。 測量方法論證 方案 1：直接測量法 眾所周知，依據(jù)基本原理所實現(xiàn)的頻率、周期以及脈沖寬度的數(shù)字化測量是一種直接測量法，由于該方法比較簡單，若能滿足本次課程設(shè)計任務(wù)的要求則應(yīng)作為首選方案?？疾熘袘?yīng)分析該方法的測量精度是否能夠滿足任務(wù)書的要求，是否便于擴充 以滿足發(fā)揮部分提出的各項附加要求由于目前還處于頂層分析階段，所以對測量精度的分析只需做一個概略的估計，既僅考慮177。 1 量化誤差的影響，而將系統(tǒng)頻率基準或時間基準的誤差暫時忽略不計，輸入通道的誤差也暫時忽略不計。 由于無論采用直接測頻或者直接測周期的方法均不能滿足測試誤差≦ 7 ％的要求，測量精度無法滿足，所以不能簡單地采用頻率與周期的直接測量法，需要尋求別的測量方法。 方案 2：直接與間接測量相結(jié)合的方法 該方法的出發(fā)點是避開177。 1 量化誤差 影響較大的頻段，是依據(jù)在不利條件下尋找有利因素的思路而產(chǎn)生的 ，經(jīng)分析得知，由于177。 1 量化誤差對直接測頻、測周期法所引入的相對測試誤差的大小是隨被測頻率而變化的，且變化關(guān)系正好相反，因此可以找到一個中介頻率 fm，對低于 fm 的信號的頻率不采用直接測頻發(fā)，而改為測周期，并通過換算求頻率，對高于 fm 的信號的頻率仍然采用直接測頻法；類似的，對高于 fm 的信號的頻率不采用直接測周期法，而改為測頻率，并通過換算求周期，對低于 fm 的信號的頻率 仍然采用直接測周期法。從而可使在被測量信號的整個頻率范圍內(nèi)均滿足≦ R﹪的預(yù)定要求。從而使任務(wù)書提出的誤差要求得到充分的滿足。 方案 3：多周 期同步測量法 該方法的基本思路是使被測信號與閘門時間之間實現(xiàn)同步化，從而從根本上消除了在閘門 時間內(nèi)對被測信號進行計數(shù)時的177。 1 量化誤差，使測量精度大大提高。這種方法是依據(jù)積極主動去改造不利條件的思路而產(chǎn)生的。 經(jīng)過上述對頻率和周期測量方法的分析，得知直接測量法不可能滿足該任務(wù)所要求的測量精度，只有在直接與間接相結(jié)合的測量法與多周期同步測量法之間進行選擇了，這兩種方法在硬件的規(guī)模方面相差不大，測量結(jié)果均需經(jīng)軟件處理后才能得到，當(dāng)采用直接與間接相結(jié)合的測量方法時，還需對被測信號的頻率與中介頻率的關(guān)系進行判 斷，以便決定采用測頻法還是測周期法。而多周期同步測量法不需要這一步，并能實現(xiàn)高的等精度頻率與周期的測量。因此我們決定選用多周期同步測量法來實現(xiàn)該頻率計。 8 第三章 硬件電路設(shè)計 基于 CPLD數(shù)字頻率計的系統(tǒng)框圖 頻率計子系統(tǒng)的劃分 頻率計的系統(tǒng)框圖由圖 所示，該框圖可以劃分為三個子系統(tǒng)， ① 輸入通道（最左邊），該子系統(tǒng)主要是由模擬電路組成； ② 多周期同步等精度頻率 、周期、時間等的測量控制及功能切換邏輯 (中間部分），該子系統(tǒng)基本上由 數(shù)字硬件電路組成； ③ CPLD 及其外圍部件（最右邊）。這樣劃分有利于設(shè)計工作的安排與分工，因為這三部分對應(yīng)于三種不同類型的電子設(shè)計方法，并需要有不同的設(shè)計工具來支持。 各個子系統(tǒng)的主要技術(shù)指標及其組成 ⑴ 輸入通道 因為輸入通道是由前置放大器和整形器等組成的，所以就要對前置放大器的增益和帶寬指標進行估計。在基本要求部分給定的信號最小值為 ，而在發(fā)揮部分又提出了要能測量小信 號的要求，可將最小信號的值定為 。若整形器采用 TTL 器件，其正常工作的最小輸入電壓為 2V，由此可以估計出前置放大器的增益為 2/= 0100MHz,通道的輸出是由 TTL 整形器提供的，輸出電平自然能夠滿足后面等精度測量控制及功能切換邏輯的要求。為了適應(yīng)測量脈沖寬度以及時間間隔的需要，輸入通道中還要有脈沖邊沿選擇、出發(fā)電平調(diào)節(jié)電路，此外如果還要實現(xiàn)發(fā)揮部分提出的測量小信號的要求，通道中還需要設(shè)置靈敏度切換電路。如圖 所示。 ⑵ 多周 期同步等精度測量控制及功能切換邏輯 由于該系統(tǒng)全是數(shù)字電路，采用 CPLD 器件來實現(xiàn)這部分比較方便。對這部分所關(guān)心的指標是工作速度。一般情況下應(yīng)選工作電壓為 +5V 的輸入 /輸出與 TTL兼容的 CPLD 器件，以便于和輸入通道以及 CPLD 相接口。 ⑶ CPLD 子系統(tǒng) 對這部分指標的主要考慮如下： ① 該 CPLD 由 +5V 電源供電， I/O 口與 TTL 9 電平兼容； ② 要有豐富的四則算術(shù)運算和邏輯運算指令，指令運行速度要快； ③片內(nèi)除 RAM 外還要有 錯誤 !未找到引用源。 178。PROM； ④ 至少有兩個 16 位定時器 /計數(shù)器； ⑤ 有外部中斷輸入引腳； ⑥ 具有串行通信口； ⑦ 價格要低廉。 CPLD 介紹 MAX 7000S EPM7128SLC847 型號的 CPLD 芯片簡介 本次設(shè)計 主要基于 Altera 公司的 MAX7000 系列結(jié)構(gòu)的 CPLD。 Altera 的MAX7000 系列 CPLD 提供高性能的邏輯解決方案，同時 MAX7000 系列的同一密度產(chǎn)品還提供多種封裝形式，對于各種應(yīng)用具有相當(dāng)靈活的適應(yīng)性。 MAX7000 系列是以第二代 MAX 結(jié)構(gòu)為基礎(chǔ)的基于 EEPROM 的可編程邏輯器件。 MAX7000 系列 CPLD 包含 MAX7000 器件和 基于 ISP 的MAX7000S 器件 。 從結(jié)構(gòu)上看， MAX7000S 器件包括下面幾個部分 : I/O 控制模塊、可編程互連陣列、擴展乘積項（可共享，并行的）、宏單元、 邏輯陣列模塊等五個部分。而 MAX7000 的特點主要有以下七個方面 : ⑴、基于第二代 MAX 工藝的高性能，電可擦除只讀存儲器（ EEPROM）型可編程邏輯器件；⑵、 MAX7000系列器件支持電氣和電子工程協(xié)會（ IEEE） 1149 標準的 JTAG 接口實現(xiàn) 系統(tǒng)內(nèi)可編程。（在系統(tǒng)可編程電路與 IEEE 1532 標準兼容）；⑶、包括 的MAX7000 系列器件和基于在系統(tǒng)可編程 的 MAX7000S 系列器件；⑷、MAX7000S 系列器件有 128 或更多宏單元作為內(nèi)置 JTAG邊界掃描測試電路；⑸、邏輯密度為 600 到 5000 個可用邏輯門組成的完整的 EPLD 族；⑹、計數(shù)頻率達到 （包括互聯(lián)時），管腳之間的邏輯時延為 5ns；⑺、支持周邊元件擴展接口（ PCI）兼容器件。 MAX7000S 器件使用 44～ 208 引腳的 PLCC、 PGA、 PQFP、 RQFP 和 的 TQFP封裝， 本次設(shè)計中我們采用了 Altera 公司生產(chǎn)的 EPM7128SLC847 型號的芯片，具體管腳如圖 所示 。表 31 為 MAX7000 器件的資源。表 32 為 MAX7000器件的最大用戶 I/O 引腳。 功能：在本設(shè)計電路中 16 位 計數(shù)器是設(shè)計的最底層，而計數(shù)器組、譯碼器、控制器、分頻器位設(shè)計的第二層，脈沖計數(shù)器組裝程序為設(shè)計的最高層，復(fù)雜可編程邏輯器件（ CPLD）幾乎可適用于所有的門陣列和各種規(guī)模的數(shù)字集成電路，它以其編程方便、集成度高、速度快、價格低等特點越來越受到設(shè)計者的歡迎，本設(shè)計中選用的 CPLD 為 ALTERA 公司的 EPM7128SLC847 屬于 MAX7000 系列，是工業(yè)界速度最快的高集成度可編程邏輯器件，本設(shè)計中 CPLD 開發(fā)軟件用 10 MAXPLESⅡ ,該軟件是一個完全集成化、易學(xué)易用的可編程邏輯設(shè)計環(huán)境。并且廣泛支持各種硬件 描述語言。它還具有與結(jié)構(gòu)無關(guān)性、多平臺運行、豐富的設(shè)計庫和模塊化的工具等許多功能特點。具有包括譯碼器、鎖存器和可置數(shù)計數(shù)器。每組脈沖發(fā)生器中有三個 8 位鎖存器、一個 16 位可置數(shù)計數(shù)器 和一個 8 位可置數(shù)計數(shù)器。 CPLD 主要是由可編程邏輯宏單元（ Cell）圍繞中心的的可編程互連矩陣單元組成。其中 MC 結(jié)構(gòu)較復(fù)雜，并且復(fù)雜的 I/O 單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于 CPLD 內(nèi)部采用固定長度的金屬線進行各邏輯塊的互連，所以設(shè)計的邏輯電路具有時間可預(yù)測性，避免 了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點。 圖 EPM7128SLC847 管腳圖 表 31 為 MAX7000S 器件的資源 。 表 31 MAX7000S 器件的資源 表 32 為 MAX7000 器件的 最大用戶 I/O 引腳 。 11 表 32 MAX7000 器件的最大用戶 I/O 引腳 MAX7000 器件的結(jié)構(gòu)特性 1. I/O 控制 模 塊 圖 I/O 控制塊的結(jié)構(gòu)圖。 I/O 控制塊允許每個 I/O 引腳單獨地配置為輸入、輸出和雙向工作方式。所有 I/O 引腳都有一個三態(tài)緩沖器，它能由全局輸出使能信號控制，或者把使能端直接連到地（ GND）或電源（ Vcc）上。當(dāng)三態(tài)緩沖器的控制端接地時，輸出為高阻態(tài)，此時 I/O 引腳可作為專用輸入引腳使用。當(dāng)三態(tài)緩沖器的控制端接高電平時，輸出被使能（即有效）。 MAX7000S 器件有 6個全局輸出使能信號，由 2個輸出使能信號、 1組 I/O 引腳和 1組 I/O 宏單元信號進行同相或反相驅(qū)動。 圖 I/O 控制塊的結(jié) 構(gòu)圖 2. 可編程 互連 陣列 12 可編程 互連 陣列（ PIA）是將各邏輯陣列塊 （ LAB） 相互連接構(gòu)成所需邏輯的布線通道?？删幊?互連 陣列（ PIA）能夠把器件中任何信號源連到其目的地。所有 MAX7000S 的專用輸入、 I/O 引腳和宏單元輸出均饋送到可編程 互連 陣列(PIA)，這就使得可編程 互連 陣列 (PIA)上包含了貫穿整個器件的所有信號，可編程 互連 陣列 (PIA)可把這些信號送到器件內(nèi)的各個地方。圖 互連 陣列 (PIA)信號是如何輸入到邏輯陣列塊 （ LAB） 的。一個 EEPROM 單元控制著 2個輸入 “與 ”門的 一個輸入端信號，用來選擇一個可編程 互連 陣列（ PIA）信號，使其進入相應(yīng)的邏輯陣列塊 （ LAB） 。 MAX7000S 的可編程 互連 陣列（ PIA）有固定的延時，它消除了信號之間的時間偏移，使得延時性能容易預(yù)測。圖 PIA 布線到 LAB。 圖 PIA 布線到 LAB 3. 擴展乘積項 盡管每個宏單元中的 5個乘積項能實現(xiàn)大部分的邏輯功能，但某些邏輯函數(shù)比較復(fù)雜，要實現(xiàn)它們的話，需要附加乘積項，所需的邏輯資源由其他宏單元提供。 MAX7000S 結(jié)構(gòu)還允許共享和并行擴展乘積項（擴展），直接為同一個邏輯陣列塊 （ LAB） 中的任意宏單元提供額外的乘積項。這些擴展可以確保 匯編語言以最少的邏輯資源來實現(xiàn)最快速的邏輯合