【正文】 頻率計(jì)測(cè)試模塊程序 LIBRARY IEEE； USE ； USE ； ENTITY FFFCHECK IS PORT(CHEKF， FINPUT， CHOICE： IN STD_LOGIC； START, CLRTRIG FSTD,TF:IN STD_LOGIC； SEL:。 architecture art of bcd7 is begin led=00111111 when bcd=0000 else 00000110 when bcd=0001 else 01011011 when bcd=0010 else 01001111 when bcd=0011 else 01100110 when bcd=0100 else 01101101 when bcd=0101 else 01111101 when bcd=0110 else 00000111 when bcd=0111 else 01111111 when bcd=1000 else 01101111 when bcd=1001 else 00000000。 led:out std_logic_vector(7 downto 0))。 26 use 。 end art。 u2:bcd7 port map(qcl,ledc)。 u0:bcd7 port map(qal,leda)。 end if。 qcl=qc。)then qal=qa。event and lock=39。 end ponent。 ponent bcd7 port(bcd:in std_logic_vector(3 downto 0)。 end。 qa,qb,qc,qd:in std_logic_vector(3 downto 0)。 use 。 end art。 end if。 end if。 else count10=count10+39。139。 then count10=0000。 architecture art of cb10 is begin process(clk,clr,en) begin 25 if clr=39。 count10:buffer std_logic_vector(3 downto 0))。 use 。 （ 2） library ieee。 u4:cb10 port map(clk4,en,clr,qd)。 u2:cb10 port map(clk2,en,clr,qb)。 clk4=not qc(3)。 begin clk2=not qa(3)。 signal clk3:std_logic。 end ponent。 architecture art of count is ponent cb10 port(clk,en,clr:in std_logic。 qa,qb,qc,qd:buffer std_logic_vector(3 downto 0))。 en:in std_logic。 use 。 計(jì)數(shù)器模塊程序 （ 1） library ieee。 end process。 24 clk_1024hz=r。 else q:=q+1。 then if q=16383 then r:=not r。event and clk_32mhz=39。 variable q: integer :=0。 Architecture one of fpq_1024 is begin process(clk_32mhz) variable r: std_logic :=39。 clk_1024hz:out std_logic)。 Use 。 （ FPQ1024 部分）： Library ieee。 end process。 clk_512hz=r。 else q:=q+1。 then if q=32767 then r:=not r。event and clk_32mhz=39。 Variable q: integer :=0。 Architecture one of fpq_512 is begin process(clk_32mhz) Variable r: std_logic :=39。 clk_512hz:out std_logic)。 Use 。 （ FPQ512 部分）： Librara ieee。 End process。 23 clk_128hz=r。 else q:=q+1。 then if q=131071 then r:=not r。event and clk_32mhz=39。 variable q: integer :=0。 architecture one of fpq_128 is begin process(clk_32mhz) Variable r: std_logic :=39。 cld_128hz:out std_logic)。 Use 。 （ FPQ128 部分）： Library ieee。 End process。 clk_1hz=r。 Else q:=q+1。 then If q=2097151 then r:=not r。event and clk_32mhz=39。 Variable q: ubteger :=0。 Architecture one of fpq is begin Process(clk_32mhz) variable r:std__logic :=39。 Clk_1hz:out_std_logic)。 Use 。 22 程序 分頻器模塊程序 （ FPQ 部 分 ): Library ieee。然后測(cè)量電路計(jì)算脈沖并刷新顯示。 ④ 中斷返回 當(dāng)中斷結(jié)束后，中斷自動(dòng)返回。 ② 中斷響應(yīng) CPU 檢測(cè)到中斷請(qǐng)求信號(hào)后，在滿足一定條件的情況下進(jìn)行響應(yīng)。 中斷過程：中斷過程一般包括中斷請(qǐng)求、中斷響應(yīng)、中斷處理、中斷返回四個(gè)過程。中斷的分類：中斷按照功能通常可分為可屏蔽、非屏蔽和軟件中斷三類。 中斷源：是指引起中斷原因的設(shè)備或部件，或發(fā)生中斷請(qǐng)求信號(hào)的源泉。 中斷程序流程 中斷：是當(dāng) CPU 正在處理某件事的時(shí)候，外界發(fā)生了緊急事件請(qǐng)求，要求CPU 暫停當(dāng)前的工作轉(zhuǎn)而去處理這個(gè)緊急事件，處理完以后再回到原來被中斷的地方繼續(xù)原來的工作，這樣的過程稱為中斷，實(shí)現(xiàn)中斷功能的部件，統(tǒng)稱為中斷系 統(tǒng)。 F5 1 0 ΩD 7L E DD 8 I N 4 0 0 5 圖 電源電路 20 第四章 軟件電路設(shè)計(jì) 程序框圖 主程序流程 主程序流程圖如圖 所示 N Y 圖 主程序流程圖 如圖主程序流程圖，在系統(tǒng)初始化后，將測(cè)量信號(hào)及初始化信號(hào)顯 示于 LED顯示器，由顯示結(jié)果判斷初始化的正確。 FC 60 . 1 181。T R A N S1432D 3C 4D 5 D 6穩(wěn) 壓 器 7 8 0 5123IOG+2 2 0 VU 1 4D 42 2 0 0 181。 176。 D8 為大電流保護(hù)二極管，防止在輸入端偶然短路到地時(shí)，輸出端大電容上存儲(chǔ)的電壓反極性加到輸出、輸入端之間而損壞芯片。 選用輸出電壓固定為 +5V 的三端集成穩(wěn)壓器 7805。因而再整流、濾波電路之后，還需接穩(wěn)壓電路。由于此脈動(dòng)的直流電壓還含有較大的紋波，必須經(jīng)過濾波電路加以濾除，從而得到平滑的直流電壓。本設(shè)計(jì)采用 5V 電源電壓供電，直流穩(wěn)壓電源一般由電源變壓器、整流濾波電路以及穩(wěn)壓電路所組成。amp。在給出了 8個(gè)脈沖后，最先進(jìn)入 74LS164 的第一個(gè)數(shù)據(jù)到達(dá)了最高位，然后再來一個(gè)脈沖會(huì)有什么發(fā)生呢？再來一個(gè)脈沖，第一個(gè)脈沖就會(huì)從最高位移出，搞清了這一點(diǎn)，下面讓我們來看電路， 8 片 7LS164 首尾相串，而時(shí)鐘端則接在一起，這樣，當(dāng)輸入 8 個(gè)脈沖時(shí)，從單片機(jī) RXD 端輸出的數(shù)據(jù)就進(jìn)入到了第一片 74LS164 中了，而當(dāng)?shù)诙€(gè) 8 個(gè)脈沖到來后，這個(gè)數(shù)據(jù)就進(jìn)入了第二片 18 74LS164，而新的數(shù)據(jù)則進(jìn)入了第一片 74LS164，這樣，當(dāng)?shù)诎藗€(gè) 8 個(gè)脈沖完成后，首次送出的數(shù)據(jù)被送到了最左面的 74LS164 中，其他數(shù)據(jù)依次出現(xiàn)在第一、二、三、四、五、六、七、八片 74LS164 中。 Q1?Q8（第 36和 1013 引腳）并行輸出端分別接 LED 顯示器的 dg每一個(gè)時(shí)鐘信號(hào)的上升沿加到 CLK 端時(shí)，移位寄存器移一位， 8 個(gè)時(shí)鐘脈沖過后， 8 位二進(jìn)制數(shù)全部移入 74LS164 中。其中 A、 B（第 2腳）為串行數(shù)據(jù)輸入端， 2個(gè)引腳按邏輯與運(yùn)算規(guī)律輸入信號(hào)，共一個(gè)輸入信號(hào)時(shí)可并接。 AT89C51 單片機(jī)串行口方式 0 為移位寄存器方式，外接 8 片 74LS164 作為 8位 LED 顯示器的靜態(tài)顯示接口，把 AT89C51 的 RXD 作為數(shù)據(jù)輸出線， TXD 作為移位時(shí)鐘脈沖。所謂靜態(tài)顯示，就是每一個(gè)顯示器都要占用單獨(dú)的具有鎖存功能的 I/O 接口用于筆劃段字形代碼。 P3. 4 為數(shù)據(jù)封鎖線。 AT89C51 的 P3. 0 口為數(shù)據(jù)輸出線，數(shù)據(jù)經(jīng) 8 片串入并出 74LS164 以串行方式送入 LED(數(shù)據(jù)從最右端串行移入 )，每片 74LS164 驅(qū)動(dòng)一只 LED。 8 位 8 段 LED 采用共陽極接法，顯示方式為靜態(tài)顯示，靜態(tài)顯示方式顯示亮度較高，而且顯示狀態(tài)穩(wěn)定。amp。 74LS165 的 4 個(gè) I/O 口通過 3K的電阻接高電平，當(dāng)掃描到某一位為低電平時(shí)表示有按鍵按下。按鍵的消抖用軟件延時(shí)的方法實(shí)現(xiàn)。 4 個(gè)按鍵通過一片并入串出的 74LS165 接入單片機(jī)，單片機(jī)的P3. 0 口為串行數(shù)據(jù)輸入線， P3. 1 口提供 741LS165 移位所需的時(shí)鐘信號(hào)， P3. 2口控制 74LS165 的并行置入和串行移位信號(hào)線。 因此 A、B兩個(gè)計(jì)數(shù)器就在同一閘門時(shí)間 T內(nèi)分別對(duì) fX和 fc來進(jìn)行計(jì)數(shù)得到 NA、 NB，得到脈寬為： 脈寬﹦ (NB/NA) *脈寬（基準(zhǔn)） 圖 脈沖寬度測(cè)量波形圖 鍵盤模塊 圖 ，因?yàn)榘存I數(shù)量較少，所以采用獨(dú)立式按鍵結(jié)構(gòu) 。此時(shí)被測(cè)信號(hào)的脈沖數(shù)為 NA，基準(zhǔn)信號(hào)的脈沖數(shù)為 NB。閘門 B開，開始計(jì)數(shù)基準(zhǔn)信號(hào)的脈沖數(shù)。該高電平通過二選一的數(shù)據(jù)選擇器開閘門。則測(cè)量原理為 :I/O1為預(yù)置閘門信號(hào)，被測(cè)信號(hào) fx信號(hào)分兩路，一路接 D1觸發(fā)器，一路接D2觸發(fā)器的清零端。在此測(cè)量過程中， 2選 1的數(shù)據(jù)選擇器為 1時(shí)輸入到選擇器的 A口，來實(shí)現(xiàn)脈沖寬度的測(cè)量。 在進(jìn)行測(cè)量時(shí)輸入信號(hào)的上升沿觸發(fā) D觸發(fā)器，閘門打開，同時(shí)計(jì)數(shù)器開始計(jì)數(shù)。測(cè)量電路在檢測(cè)到脈沖信號(hào)上升沿時(shí)開始計(jì)數(shù)，上升沿的檢測(cè)由軟 件實(shí)現(xiàn)。該同步電路的觸發(fā)時(shí)鐘由輸入通道 A的輸出經(jīng)兩級(jí)反向器延時(shí)后得到，該同步電路的輸出 UQ2首由計(jì)數(shù)器 A直接計(jì)數(shù)，同時(shí)還作為閘門 B的開門信號(hào)，由計(jì)數(shù)器 B記錄通過閘門 B的時(shí)鐘脈沖的數(shù)目，最后將兩個(gè)計(jì)數(shù)器所計(jì)得的數(shù)送 CPLD運(yùn)算電路進(jìn)行處理，便可獲得欲測(cè)量時(shí)間間隔 16 的值。 在測(cè)量過程中 2選 1的數(shù)據(jù)選擇器為 0時(shí)輸入到 B口，來進(jìn)行頻率周期的測(cè)量。即敘述為 預(yù)置閘門 I/O1為給定的，當(dāng)被測(cè)信號(hào) fx為上升沿時(shí)， D1觸發(fā)器輸出為高電平 1， Q1輸出的信號(hào)分兩路，一路通過二選一數(shù)據(jù)選擇器，送入 INT0，觸發(fā)定時(shí)器開始定時(shí)；一路通過二選一數(shù)據(jù)選擇器打開閘門 A、 B，閘門 A打開，被測(cè)信號(hào)開始計(jì)數(shù)，閘門 B打開，基準(zhǔn)信號(hào) fc開始計(jì)數(shù)。即 當(dāng)信號(hào)通過整形進(jìn)入 D觸發(fā)器時(shí)，用定時(shí)器將預(yù)置閘門的周期時(shí)間定 為 10s， fX的上升沿信號(hào)觸發(fā) D觸發(fā)器，輸出信號(hào)為 1，閘門打開，同時(shí)計(jì)數(shù)器開始計(jì)數(shù)。1量化誤差。圖中 ， LM361接地接成了遲滯比較器的形式，從而避免了過零點(diǎn)信號(hào)的毛刺造成整形信號(hào)的誤翻轉(zhuǎn)。 頻率周期的測(cè)量 如圖 ， fX為輸入信號(hào)頻率， fc量為時(shí)鐘脈沖的頻率。 測(cè)量電路的設(shè)計(jì) 多周期同步等精度測(cè)量電路 從等精度原理得知，頻率、周期的測(cè)量只要一個(gè)輸入通道就能完成，而脈沖 15 寬度的測(cè)量需要兩個(gè)通道才能完成，因此本電路需要兩個(gè)二選一多路選擇器，以實(shí)現(xiàn)單 /雙通道測(cè)量模式的切換，也能實(shí)現(xiàn)所要求測(cè)量項(xiàng)目之間的切換。每個(gè) LAB 包含 16個(gè)宏單元，多個(gè) LAB 通過可編程連線陣列 PIA和全局總線連接在一起。如果需要的話，也可將觸發(fā)器旁路，以實(shí)現(xiàn)純組合邏輯的輸出。這個(gè) “可共享 ”的乘積項(xiàng)能夠連到同一個(gè)邏輯陣列塊 （ LAB） 中任何其他