【正文】 但在訪問外部數(shù)據(jù)存儲(chǔ)器時(shí)，這兩次有效的 PSEN 信號(hào)將不出現(xiàn)。 PSEN ：外部程序存儲(chǔ)器的選通信號(hào)。另外，該引腳被略微拉高。如想禁止 ALE 的輸出可在 SFR8EH 地址上置 0。因此它可用作對(duì)外部輸出的脈沖或用于定時(shí)目的。在 FLASH 編程期間，此引腳用于輸入編程脈沖。常用的復(fù)位電路如圖 312 所示。當(dāng)復(fù)位腳由高電平變?yōu)榈碗娖綍r(shí)，芯片為 ROM的 00H 處開始運(yùn)行程序。在振蕩 器運(yùn)行時(shí)，有兩個(gè)機(jī)器周期（ 24 個(gè)振蕩周期）以上的高電平 畢業(yè)設(shè)計(jì)（論文） 27 圖 312 單片機(jī)復(fù)位電路 Reset circuit of SCM 出現(xiàn)在此引腿時(shí)，將使單片機(jī)復(fù)位，只要這個(gè)腳保持高電平， 51 芯片便循環(huán)復(fù)位。 RST：復(fù)位輸入。作為輸入，由于外部下拉為低電平， P3 口將輸出電流（ ILL）這是由于上拉的緣故。 P3 口： P3 口管腳是 8 個(gè)帶內(nèi)部上拉電阻的雙向 I/O 口，可接收輸出 4 個(gè) TTL 門電流。在給出地址 “1”時(shí)，它利用內(nèi)部上拉優(yōu)勢(shì)，當(dāng)對(duì)外部八位地址數(shù)據(jù)存儲(chǔ)器進(jìn)行讀寫時(shí)， P2 口輸出其特殊功能寄存器的內(nèi)容。這是由于內(nèi)部上拉的緣故。 P2 口： P2 口為一個(gè)內(nèi)部上拉電阻的 8 位雙向 I/O 口， P2 口緩沖器可接收，輸出 4 個(gè)TTL 門電流，當(dāng) P2 口被寫 “1”時(shí)，其管腳被內(nèi)部上拉電阻拉高，且作為輸入。 P1 口管腳寫入 1 后，被內(nèi)部上拉為高，可用作輸入， P1 口被外部下拉為低電平時(shí)，將輸出電流，這是由于內(nèi)部上拉的緣故。在 FIASH 編程時(shí)， P0 口作為原碼輸入口，當(dāng) FIASH 進(jìn)行校驗(yàn)時(shí)，P0 輸出原碼，此時(shí) P0 外部必須被拉高。當(dāng) P1 口的管腳第一次寫 1 時(shí)，被定義為高阻輸入。 GND：接地 。低功耗的閑置和掉電模式 5 個(gè)中斷源 32 可編程 I/O 線 三級(jí)程序存儲(chǔ)器鎖定 數(shù)據(jù)保留時(shí)間： 10 年 4K 字節(jié)可編程閃爍存儲(chǔ)器 主要特性： AT89C51 單片機(jī)為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價(jià)廉的方案。該器件采 用 ATMEL 高密度非易失存儲(chǔ)器制造技術(shù)制造，與工業(yè)標(biāo)準(zhǔn)的 MCS51 指令集和輸出管腳相兼容。 AT89C2051 是一種帶 2K字節(jié)閃爍可編程可擦除只讀存儲(chǔ)器的單片機(jī)。 （ 2）幅度鑒別 （ 3）多諧振蕩器 利用施密特觸發(fā)器也可以構(gòu)成多諧振蕩器。 基于 CPLD 和單片機(jī)的頻率測(cè)量計(jì)的設(shè)計(jì) 24 施密特觸發(fā)器的應(yīng)用 施密特 觸發(fā)器得用途很廣，其典型應(yīng)用舉例如下： （ 1）波形得整形和變換 利用施密特觸發(fā)器得正弦波、三角波變換成方波，通常由測(cè)量裝置來(lái)的信號(hào)，經(jīng)放大后可能是不規(guī)則的波形，必須經(jīng)施密特觸發(fā)器整形。 F127 4 F 1 4T 1N P NV c cR 7R 8R 9R 1 4R 1 1R 1 2R 1 3C 4U 4U o 圖 39 被測(cè)信號(hào)整形電路 Shaping circuit of the measured signal 施密特觸發(fā)器 施密特觸發(fā)器具有以下特點(diǎn)： 圖 310 施密特電路 的 傳輸特性 Transmission characteristic of the Schmidt circuit （ 1）施密特觸發(fā)屬于電平觸發(fā)，對(duì)于緩慢變化得信號(hào)仍然適用，當(dāng)輸入信號(hào)達(dá)到某一定電壓值時(shí)，輸出電壓會(huì)發(fā)生突變。 U i1 M ΩD 2I N 4 0 0 5D 1I N 4 0 0 54 7 181。其連線如圖所示。放大整形電路由 9018 和 74F14 等組成，其中 9018 組成放大電路將輸入為 FX 得周期信號(hào)如正 弦波、三角波等進(jìn)行放大。 FC 72 2 0 0 181。 F+C 50 . 1 181。176。 圖中用一個(gè)發(fā)光二極管來(lái)檢測(cè)電源電路是否通電，同時(shí)還可作為電源電路是否出現(xiàn)故障的標(biāo)志，當(dāng) LED 亮則完好，否則電源電路可能未上電或出現(xiàn)錯(cuò)誤，起到一個(gè)很好的自動(dòng)電源檢測(cè)功能。變壓器將電網(wǎng) 220V電壓變?yōu)?+9V電壓，經(jīng)二極管橋式整流后，為 7~8V 的電壓送入 7805 的輸入端，電容 C5 和 C6 用來(lái)實(shí)現(xiàn)頻率補(bǔ)償，防止穩(wěn)壓器 7805 產(chǎn)生高頻自激和抑制電路引入的高頻干擾， C4 和 C7 是電解電容，以減少穩(wěn)壓電源輸出端由輸入電源引入得低頻干擾。穩(wěn)壓電路的作用是當(dāng)電網(wǎng)電壓波動(dòng)、負(fù)載和溫度變化時(shí)，維持輸出直流電壓穩(wěn)定。但這樣的 電壓還隨時(shí)電網(wǎng)波動(dòng)（一般由 10%左右的波動(dòng)）負(fù)載和溫度的變化變化。 電源變壓器時(shí)將交流電網(wǎng) 220V 的電壓變?yōu)樗枰弥?，然后?jīng)過整流電路將交流電壓變成脈動(dòng)的直流電壓。C 最高電壓： 7V 輸入最高電壓： 7V 最大輸出驅(qū)動(dòng)能力： ? 高電平：－ ? 低電平： 8mA 電源模塊 整個(gè)電路的供電電源如圖 38 所示， 220V交流電經(jīng)變壓、整流、濾波后，由一片 7805三端穩(wěn)壓器向系統(tǒng)提供 +5V電壓信號(hào)。 74LS164(串入并出移位寄存器 ) 74ls164 是一個(gè)串入并出的 8位移位寄存器，他常用于單片機(jī)系統(tǒng)中，下面介紹一下這個(gè)元件的基本知識(shí)． 74LS164 引腳圖如下 ： 圖 37 74LS164 引腳圖 Pin data of 74LS164 簡(jiǎn)述： 串行輸入帶鎖存 時(shí)鐘輸入 ,串行輸入帶緩沖 異步清除 最高時(shí)鐘頻率可高達(dá) 36MHZ 功耗： 10mW/bit 系列工作溫度： 0176。a 各段對(duì)應(yīng)的引腳上。 CLR （第 9腳）為復(fù)位端，當(dāng) CLR =0 時(shí)，移位寄存器各位復(fù) 0，只有當(dāng) CLR =1 時(shí)，時(shí)鐘脈沖才起作用。 CLK（第8腳）為時(shí)鐘輸入端，可連接到串行口的 TXD 端。 74LS164為 TTL單向 8位移位寄存器，可實(shí)現(xiàn)串行輸入，并行輸出。amp。這樣單片機(jī)只要把要顯示的字形代碼發(fā)送到接口電路 ，就不用管它了，直到要顯示新的數(shù)據(jù)時(shí)，再發(fā)送新的字形碼，因此，使用這種方法單片機(jī)中 CPU的開銷小。 在單片機(jī)應(yīng)用系統(tǒng)中，顯示器顯示常用兩種方法：靜態(tài)顯示和動(dòng)態(tài)掃描顯示。 P3. 1 為串行移位時(shí)鐘線。根據(jù)實(shí)際亮度需求每段 LED接 5K 的限流電阻。 顯示模塊 顯示電路設(shè)計(jì) 測(cè)試結(jié)果輸出顯示模塊如圖 36 所示。 4 鍵分別為開始功能鍵和 秒、 1 秒、 10 秒三個(gè)時(shí)間鍵。 P3. 5 為信號(hào)封所線，防止按鍵按下時(shí)的強(qiáng)電流對(duì)顯示造成影響。( R X D ) P 3 . 0( T X D ) P 3 . 1P 3 . 5P 3 . 2AT69C511 01 11 21 5V C C3 K ? 4K 1 K 2 K 3 K 47 4 L S 0 87 4 L S 0 8C L K I N H1 51291 11 21 31 43456 圖 35 鍵盤控制電路 Controlling circuit of keyboard 畢業(yè)設(shè)計(jì)（論文） 19 每個(gè)按鍵各接一根輸入線，從而使一根線上按鍵的工作狀態(tài)不會(huì)影響其它線上的工作狀態(tài)。 HGFEABCD74LS165Q HC L KS / Lamp。 SER：擴(kuò)展多個(gè) 74LS165 的首尾連接端。當(dāng)時(shí)鐘禁止端 CLK2 為低電平時(shí)，充許時(shí)鐘輸入。 CLOCK：時(shí)鐘輸入端。 其引腳如圖所示： A,B,C,D,E,F,G,H 并行輸入端。 鍵控制模塊 串行輸出移位寄存器（ 74LS165） 74L165 是并行輸入，串行輸出移位寄存器。所有信號(hào)包括基準(zhǔn)頻率信號(hào)、被測(cè)信號(hào)以及自校輸入信號(hào)均可在 AT89C51單片機(jī)的控制下送入 CPLD芯片中，單片機(jī)將每次測(cè)試結(jié)果讀入內(nèi)存 RAM中，經(jīng)運(yùn)算處理后，以十進(jìn)制的形式送到 8位數(shù)碼管顯示電路顯示。單片機(jī)由外接 12MHZ標(biāo)準(zhǔn)晶振提供時(shí)鐘電路。用 40MHZ的有源晶振作為 CPLD的測(cè)試標(biāo)準(zhǔn)頻率。單片機(jī)對(duì)整個(gè)測(cè)試系統(tǒng)進(jìn)行控制，包括對(duì)鍵盤信號(hào)的讀入與處理；對(duì) CPLD測(cè)量過程的控制、測(cè)量結(jié)果數(shù)據(jù)的處理；最后將測(cè)量結(jié)果送 LED顯 示輸出。 根據(jù)設(shè)計(jì)要求，測(cè)頻范圍為 0100MHZ,單片機(jī)達(dá)不到此要求，故采用方案二 — 基于CPLD/FPGA和單片機(jī)的頻率測(cè)量計(jì)。 基于 CPLD和單片機(jī)結(jié)合的頻率測(cè)量設(shè)計(jì)方案主要是以單片機(jī)作為系統(tǒng)的主控部件，CPLD完成過種時(shí)序邏輯控制、計(jì)數(shù)功能。單片機(jī)由外接 12MHZ標(biāo)準(zhǔn)晶振提供時(shí)鐘電路。被測(cè)信號(hào)整形主要對(duì)被測(cè)信號(hào)限幅、放大、在經(jīng)過整形后送入 CPLD。由一片 CPLD完成各種測(cè)試功能，對(duì)標(biāo)準(zhǔn)頻率和被測(cè)信號(hào)進(jìn)行計(jì)數(shù)。一塊復(fù)雜的可編程邏輯器件 CPLD（ Complex Programmable Logic Device）芯片完成各種時(shí)序邏輯控制、計(jì)數(shù)功能。 圖 25 基于 CPLD和單片機(jī)的頻率測(cè)量計(jì)的組成框圖 The block diagram of frequency measurement based on CPLD and SCM CPLD是在 PAL、 GAL等邏輯器件的基礎(chǔ)上發(fā)展起來(lái)的大規(guī)?？删幊踢壿嬈骷?，隨著 EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)和微電子技術(shù)的進(jìn)步， CPLD的時(shí)鐘延遲可達(dá) ns級(jí)，結(jié)合其并行工作方式，在超高速、實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景；并且 CPLD和 FPGA具有高集成度、高可靠性，幾乎可將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小了體積，具有可編程型和實(shí)現(xiàn)方案容易改動(dòng)的特點(diǎn)，有利于產(chǎn)品的研制和升級(jí)。 基于 CPLD/FPGA和單片機(jī)相結(jié)合的方案 在快速測(cè)量的要求下，要保證較高精度的測(cè)頻，必須采用較高的標(biāo)準(zhǔn)頻率信號(hào)；而單片機(jī)受本身時(shí)鐘頻率和若干指令運(yùn)算的限制，測(cè)頻速度較慢，無(wú)法滿足高速、高精度的要求。 74LS393的最大計(jì)數(shù)速率可達(dá) 50MHZ，與 AT89C51組成 24位的計(jì)數(shù)器，其最大計(jì)數(shù)值我為 224 =16777215，分辨率大大提高。采用 74LS393的理由是： AT89C51內(nèi)有 2個(gè) 16位的二進(jìn)制計(jì)數(shù)器，一個(gè)用作計(jì)數(shù)器，另一個(gè)用作定時(shí)器。閘門開時(shí)，矩形脈沖送到 74LS393進(jìn)行計(jì)數(shù)。當(dāng) ，低電平時(shí)閘門關(guān)閉。 圖 24 基于單片機(jī)的頻率測(cè)量計(jì)組成框圖 block diagram of frequency measurement based on SCM 前置放大器完成信號(hào)放大、電平平移的任務(wù)，被側(cè)的 交流信號(hào) D被放大、平移成脈沖基于 CPLD 和單片機(jī)的頻率測(cè)量計(jì)的設(shè)計(jì) 14 直流信號(hào) E,再經(jīng) 74HC14施密特反相器整形成矩形脈沖。 基于單片機(jī)的方案 采用單片機(jī) AT89C51作為系統(tǒng)控制核心單元，輔以適當(dāng)?shù)能?、硬件資源完成以單片機(jī)為核心的等精度頻率計(jì)的軟硬件設(shè)計(jì)及系統(tǒng)實(shí)現(xiàn)。 在預(yù)置門時(shí)一間和常規(guī)測(cè)頻閘門時(shí)間相同而被測(cè)信號(hào)頻率不同的情況下，等精度測(cè)量法的測(cè)量精度在整個(gè)測(cè)量范圍內(nèi)保持恒定不變，而常規(guī)的直接測(cè)頻法 (在低頻時(shí)用測(cè)周法，高頻時(shí)用測(cè)頻法 )，其精度會(huì)隨著被測(cè)信號(hào)頻率的下降而下降。 (3)標(biāo)準(zhǔn)頻率誤差為△ Fs/Fs，由于晶體的穩(wěn)定度很高，標(biāo)準(zhǔn)頻率誤差可以進(jìn)行校準(zhǔn)。則 : Fx/Nx=Fs/Ns(標(biāo)準(zhǔn)頻率和被測(cè)頻率的門寬時(shí)間 Tpr完全相同 ) 就可以得到被測(cè)信號(hào)的頻率值為 : Fx=(Fs/Ns)*Nx 圖 23 等精度測(cè)頻原理示意圖 The schematic diagram of equal precision for frequency theory 誤差分析如下 : 在一次測(cè)量中，由于 Fx計(jì)數(shù)的起停時(shí)間都是由該信號(hào)的上升沿觸發(fā)的，在 Tpr時(shí)間 內(nèi)對(duì) Fx的計(jì)數(shù) Nx無(wú)誤差；在此時(shí)間內(nèi) Fs的計(jì)數(shù) Ns最多相差一個(gè)脈沖，即 |△ et|≤ 1，則下式成立 : Fx/Nx=Fs/Ns Fxe/Nx=Fs/(Ns+△ et) 所以有 : Fx= (Fs/Ns) *Nx Fxe=[Fs/(Ns+ △ et)]*Nx 根據(jù)相對(duì)誤差公式有 : △ Fxe/Fxe=lFxeFxl/Fxe 代入整理得 : △ Fxe/Fxe=I△ et|/Ns 又因?yàn)?: |△ et |≤ 1 畢業(yè)設(shè)計(jì)（論文） 13 所以 : |△ et |/NS≤ 1/Ns 即 : |﹠ |=△ Fxe/Fxe≤ 1/ Ns 其中 :Ns=Tpr*Fs 由以上推導(dǎo)結(jié) 果可得出下面結(jié)論 : (1)相對(duì)測(cè)量誤差與頻率無(wú)關(guān)。設(shè)在一次 基于 CPLD 和單片機(jī)的頻率測(cè)量計(jì)的設(shè)計(jì) 12 門控時(shí)間 Tpr中對(duì)被測(cè)信號(hào)計(jì)數(shù)值為 Nx。對(duì)被測(cè)信號(hào) Fx 和標(biāo)準(zhǔn)頻率信號(hào) Fs 同時(shí)計(jì)數(shù)。標(biāo)準(zhǔn)頻率信號(hào)從 COUNT1 的時(shí)鐘輸入端 CLK 輸入，其頻率為 Fs；經(jīng)整形后的被測(cè)信號(hào)從 COUNT2 的時(shí)鐘輸入端 CLK 輸入，設(shè)其實(shí)際頻率為 Fxe，測(cè)量頻率為 Fx。 等精度測(cè)頻原理示意圖如圖 23 所示 圖 23 中的門控信號(hào)是可預(yù)置的寬度為 Tpr 的脈沖。 周期測(cè)量法原理圖如圖 22 所示。但是對(duì)于高頻信號(hào)，周期法就需