【導(dǎo)讀】數(shù)字頻率計是工程上常用的一種儀表，用于對信號源輸出的頻率、周期等參量進行測量。設(shè)計，培養(yǎng)理論聯(lián)系實際的能力，培養(yǎng)解決實際問題的能力。以可編程邏輯器件為控制核心，設(shè)計一個數(shù)字顯示的簡易頻率計。以可編程邏輯器件為核心；設(shè)計檢測電路，測量信號類型為方波、正弦波。設(shè)計一個6位系統(tǒng)顯示電路，能循環(huán)顯示測量值。設(shè)計軟件流程框圖并編寫主程序清單。畢業(yè)設(shè)計報告字數(shù)至2萬字；畫1張1#的系統(tǒng)硬件電路圖；顯示電路有限流電阻的定量分析。查閱、消化資料?？傮w方案論證、方案設(shè)計。硬件電路分析、參數(shù)計算。撰寫論文、準備答辯材料。括鍵控制模塊、顯示模塊、輸入信號整形模塊以及單片機和CPLD主控模塊。鍵控制模塊設(shè)置1個開始鍵和3個時間選擇鍵，鍵值

　　

【正文】 ED 亮則完好，否則電源電路可能未上電或出現(xiàn)錯誤，起到一個很好的自動電源檢測功能。 176。176。T R A N S1432D 3C 4D 5 D 6穩(wěn) 壓 器 7 8 0 5123IOG+2 2 0 VU 1 4D 42 2 0 0 181。 F+C 50 . 1 181。 FC 60 . 1 181。 FC 72 2 0 0 181。 F5 1 0 ΩD 7L E DD 8 I N 4 0 0 5 圖 電源電路 20 第四章 軟件電路設(shè)計 程序框圖 主程序流程 主程序流程圖如圖 所示 N Y 圖 主程序流程圖 如圖主程序流程圖，在系統(tǒng)初始化后，將測量信號及初始化信號顯 示于 LED顯示器，由顯示結(jié)果判斷初始化的正確。系統(tǒng)啟動以后開始掃描鍵盤，來判斷鍵盤信號：當(dāng)有鍵按下時，通過 CPLD 中的測量電路進行測量求取鍵值，再進行鍵處理子程序，最后將測量結(jié)果顯示于 LED 顯示器并開始循環(huán)；當(dāng)判斷為沒鍵按下時，系統(tǒng)沒有運行，即又回到顯示系統(tǒng)來進行循環(huán)再次判定。 中斷程序流程 中斷：是當(dāng) CPU 正在處理某件事的時候，外界發(fā)生了緊急事件請求，要求CPU 暫停當(dāng)前的工作轉(zhuǎn)而去處理這個緊急事件，處理完以后再回到原來被中斷的地方繼續(xù)原來的工作，這樣的過程稱為中斷，實現(xiàn)中斷功能的部件，統(tǒng)稱為中斷系 統(tǒng)。圖中流程為：從系統(tǒng)保護現(xiàn)場開始，進行讀入數(shù)據(jù)并計算頻率，然后 CPLD刷新顯示，最后恢復(fù)現(xiàn)場返回，實現(xiàn)了系統(tǒng)的中斷。 中斷源：是指引起中斷原因的設(shè)備或部件，或發(fā)生中斷請求信號的源泉。通常中斷源有以下幾種①外部設(shè)備中斷源 ② 控制對象中斷源 ③ 故障中斷源 ④ 定時脈沖。中斷的分類：中斷按照功能通?？煞譃榭善帘巍⒎瞧帘魏蛙浖袛嗳?。 求取鍵值 鍵處理子程序 有鍵按下？ 初始化 顯示一遍 LED 掃描鍵盤 21 中斷嵌套 : 一個 CPU 總會有若干中斷源，可以接受若干中斷源發(fā)出的中斷請求，但在同一瞬間， CPU 只能響應(yīng)中斷源中的一個中斷請求， CPU 為了避免在同一瞬間因響應(yīng)若干中斷源的請求而帶來的混亂， 必須給每個中斷源的只能掛斷請求賦一個特定的中斷優(yōu)先級，以便 CPU 先響應(yīng)中斷優(yōu)先級高地中斷請求，然后再一次響應(yīng)中斷優(yōu)先級。 中斷過程：中斷過程一般包括中斷請求、中斷響應(yīng)、中斷處理、中斷返回四個過程。 ① 中斷請求 中斷過程是由中斷源向 CPU 發(fā)出中斷請求而開始的，有效中斷請求信號應(yīng)該一直保持到 CPU 做出響應(yīng)為止。 ② 中斷響應(yīng) CPU 檢測到中斷請求信號后，在滿足一定條件的情況下進行響應(yīng)。 ③ 中斷處理 中斷處理稱為中斷服務(wù)，就是執(zhí)行中斷源所要求的中斷服務(wù)程序。 ④ 中斷返回 當(dāng)中斷結(jié)束后，中斷自動返回。 圖 中斷服務(wù)流程圖 定時器中斷服務(wù)流程 圖 定時器中斷服務(wù)流程圖 圖 ，和系統(tǒng)中斷服務(wù)一樣，從保護現(xiàn)場開始執(zhí)行流程，進入判斷測頻：當(dāng)進行測頻時，預(yù)置閘門置 0，開始讀入數(shù)據(jù)。然后測量電路計算脈沖并刷新顯示。最后恢復(fù)現(xiàn)場返回；當(dāng)不測頻時，就開始啟動定時器，直接恢復(fù)現(xiàn)場返回。 22 程序 分頻器模塊程序 （ FPQ 部 分 ): Library ieee。 Use ieee:。 Use 。 Entity fpq is Port(clk_32mhz:in std_logic。 Clk_1hz:out_std_logic)。 end。 Architecture one of fpq is begin Process(clk_32mhz) variable r:std__logic :=39。039。 Variable q: ubteger :=0。 begin If clk_32mhz39。event and clk_32mhz=39。139。 then If q=2097151 then r:=not r。q:=0。 Else q:=q+1。 end if。 clk_1hz=r。 end if。 End process。 End one。 （ FPQ128 部分）： Library ieee。 Use 。 Use 。 Entity fpq_128 is port(clk_32mhz:in std_logic。 cld_128hz:out std_logic)。 end。 architecture one of fpq_128 is begin process(clk_32mhz) Variable r: std_logic :=39。039。 variable q: integer :=0。 begin if clk_32mhz39。event and clk_32mhz=39。139。 then if q=131071 then r:=not r。q:=0。 else q:=q+1。 end if。 23 clk_128hz=r。 End if。 End process。 End one。 （ FPQ512 部分）： Librara ieee。 Use 。 Use 。 Entity fpq_512 is port(clk_32mhz:in std_logic。 clk_512hz:out std_logic)。 end。 Architecture one of fpq_512 is begin process(clk_32mhz) Variable r: std_logic :=39。039。 Variable q: integer :=0。 begin if clk_32mhz39。event and clk_32mhz=39。139。 then if q=32767 then r:=not r。q:=0。 else q:=q+1。 end if。 clk_512hz=r。 End if。 end process。 end one。 （ FPQ1024 部分）： Library ieee。 Use 。 Use 。 Entity fpq_1024 is port(clk_32mhz:in std_logic。 clk_1024hz:out std_logic)。 end。 Architecture one of fpq_1024 is begin process(clk_32mhz) variable r: std_logic :=39。039。 variable q: integer :=0。 begin if clk_32mhz39。event and clk_32mhz=39。139。 then if q=16383 then r:=not r。q:=0。 else q:=q+1。 End if。 24 clk_1024hz=r。 end if。 end process。 end one。 計數(shù)器模塊程序 （ 1） library ieee。 use 。 use 。 entity count is port(clk:in std_logic。 en:in std_logic。 clr:in std_logic。 qa,qb,qc,qd:buffer std_logic_vector(3 downto 0))。 end。 architecture art of count is ponent cb10 port(clk,en,clr:in std_logic。 count10:buffer std_logic_vector(3 downto 0))。 end ponent。 signal clk2:std_logic。 signal clk3:std_logic。 signal clk4:std_logic。 begin clk2=not qa(3)。 clk3=not qb(3)。 clk4=not qc(3)。 u1:cb10 port map(clk,en,clr,qa)。 u2:cb10 port map(clk2,en,clr,qb)。 u3:cb10 port map(clk3,en,clr,qc)。 u4:cb10 port map(clk4,en,clr,qd)。 end art。 （ 2） library ieee。 use 。 use 。 entity cb10 is port(clk,en,clr:in std_logic。 count10:buffer std_logic_vector(3 downto 0))。 end cb10。 architecture art of cb10 is begin process(clk,clr,en) begin 25 if clr=39。139。 then count10=0000。 elsif rising_edge(clk) then if (en=39。139。) then if count10=1001 then count10=0000。 else count10=count10+39。139。 end if。 end if。 end if。 end process。 end art。 鎖存器模塊程序 library ieee。 use 。 entity lock is port(lock:in std_logic。 qa,qb,qc,qd:in std_logic_vector(3 downto 0)。 leda,ledb,ledc,ledd:out std_logic_vector(7 downto 0))。 end。 architecture art of lock is signal qal,qbl,qcl,qdl:std_logic_vector(3 downto 0)。 ponent bcd7 port(bcd:in std_logic_vector(3 downto 0)。 led:out std_logic_vector(7 downto 0))。 end ponent。 begin process(lock) begin if(lock39。event and lock=39。139。)then qal=qa。 qbl=qb。 qcl=qc。 qdl=qd。 end if。 end process。 u0:bcd7 port map(qal,leda)。 u1:bcd7 port map(qbl,ledb)。 u2:bcd7 port map(qcl,ledc)。 u3:bcd7 port map(qdl,ledd)。 end art。 譯碼器模塊程序 library ieee。 26 use 。 entity bcd7 is port(bcd:in std_logic_vector(3 downto 0)。 led:out std_logic_vector(7 downto 0))。 end。 architecture art of bcd7 is begin led=00111111 when bcd=0000 else 00000110 when bcd=0001 else 01011011 when bcd=0010 else 01001111 when bcd=0011 else 01100110 when bcd=0100 else 01101101 when bcd=0101 else 01111101 when bcd=0110 else 00000111 when bcd=0111 else 01111111 when bcd=1000 else 01101111 when bcd=1001 else 00000000。 end art。 頻率計測試模塊程序 LIBRARY IEEE； USE ； USE ； ENTITY FFFCHECK IS PORT(CHEKF， FINPUT， CHOICE： IN STD_LOGIC； START, CLRTRIG FSTD,TF:IN STD_LOGIC； SE