【文章內容簡介】 成門級網表。 (5) VHDL 對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管理最終設計實現的目標器件是什么， 而進行獨立的設計。 CPLD/FPGA FPGA 基本由 6部分組成，分別為可編程輸入 /輸出單元、基本可編程邏輯單元、 嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內嵌專用硬核（ hard core）等。 （ 1） 可編程輸入 /輸出單元（ input / output 單元） 完成不同電氣特性下對輸入 /輸出信號的驅動與匹配需求。 FPGA 可靈活應用 I/O 單元的可編程模式，即通過 軟件 的靈活配置，可以適配不同的電氣標準與 I/O 物理特性；可以調整匹配阻抗特性，上下拉電阻；可以調整輸出驅動電流的大小等。常見的電氣標 準有 LVTTL、LVCMOS、 SSTL、 HSTL、 LVDS、 LVPECL、 PCI 等，值得一提的是，隨著 ASIC 工藝的飛速發(fā)展，目前可編程 I/O 支持的最高頻率越來越高，一些高端 FPGA 通過 DDR 寄存器技術，甚至可以支持高達 2Gbit/s 的數據速率。 （ 2）基本可編程邏輯單元。 FPGA 一般是基于 SRAM 工藝的，其基本可編程邏輯單元幾乎都是由查找表（ LUT, look up table）和寄存器（ register）組成的。 FPGA 內部查找表一般為 4輸入（注： altera stratix II 的自適應邏輯模塊 ALM 結構比較特殊），查找表一般完成純組合邏輯功能。 FPGA 內部寄存器結構相當靈活，可以配置為帶同步 /異步復位或置位、時鐘使能的觸發(fā)器（ FF, flip flop），也可配置成鎖存器（ latch）。 FPGA 一般依賴寄存器完成同步時序邏輯設計。一般，比較 經典的基本可編程單元的配置是一個寄存器加一個查找表，但是不同廠商的寄存器和查找表的內部結構有一定差異，而且寄存器和查找表的組合模式也不同。例如， altera 可編程邏輯單元通常被稱為 LE（ logic element，邏輯單元），由一個 register 加一個 LUT 構成 。 altera 大多數 FPGA 將 10 個 LE 有機地組合起來，構成更大功能單元 邏輯陣列模塊（ LAB, logic array block）， LAB 中除了 LE 還包含 LE 間的進位鏈、 LAB 控制信號、局部互聯線資源、 LUT級聯鏈、寄存器級聯鏈等連線與控制資源。 xilinx 可編程邏輯單元叫 slice，它是由上下兩個部分構成，每個部分都由一個 register 加一個 LUT 組成，被稱為 LC（ logic cell），兩個LC 之間有一些共用邏輯，可以完成 LC 之間的配合與級聯。 Lattic 的底層邏輯單元叫 PFU（ programmable function Unit），由 8 個 LUT 和 8~9 個 register 構成。 （ 3）嵌入式 RAM 可靈活配置為單口 RAM、雙端口 RAM、偽雙端口 RAM、 CAM、 FIFO 等常用存儲結構。 CAM 即 content addressable memory，內容地址儲存器。 CAM 這種存儲器在其每個存儲單元都包含了一個內嵌的比較邏輯，寫入 CAM的數據會和其內部存儲的每一個數據進行比較，畢業(yè)設計（論文） 數字電壓表 7 并返回與端口數據相同的所有內部數據的 。 不同器件商或不同器件族的內嵌塊 RAM 的結構不同。 xilinx 常見的塊 RAM 大小是 4kbit和 18Kbit， Lattice 常用的塊 RAM 大小是 9Kbit， altera 的塊 RAM 最為靈活，一些高端器件內部同時含有 3種塊 RAM 結構，分辨是 M512 RAM（ 512bit）， M4K RAM（ 4Kbit）， MRAM（ 512Kbit）。 需要補充的是，除了塊 RAM， xilinx 和 Lattice 的 FPGA 還可以靈活的將 LUT 配置成 RAM、ROM、 FIFO 等存儲結構，這種技術被稱為分布式 RAM（ distributed RAM）。 （ 4）豐富的布線資源 布線資源連通 FPGA 內部所有單元，連線的長度和工藝 決定著信號在連線上的驅動能力和傳輸速度。 FPGA 內部根據工藝、長度、寬度和分布位置的不同而被劃分為不同的等級，有一些是專用布線資源，用以完成器件內部的全局時鐘和全局復位 /置位的布線；一些叫長線資源，用于完成器件 Bank 間的一些高速信號和一些第二全局時鐘信號（有時也被稱為 Low Skew 信號）的布線；還有一些短線資源，用以完成基本邏輯單元之間的邏輯互聯與布線；另外，在基本邏輯單元內部還有著各式各樣的布線資源和專用時鐘、復位等控制信號線。 （ 5）底層嵌入功能單元 PLL（ phase locked loop）、 DLL（ delay locked loop）、 DSP、 CPU 等可以通過在綜合、實現步驟的約束文件中編寫約束屬性來完成時鐘模塊的約束。越來越多的高端 FPGA 產品將包含 DSP 或 CUP 等軟處理核，從而 FPGA 將由傳統(tǒng)的硬件設計手段逐步過渡為系統(tǒng)級設計平臺。 altera 的系統(tǒng)級 開發(fā) 工具是 SOPC builder 和 DSP builder，通過這些平臺用戶可以方便地設計標準的 DSP 處理器（如 ARM, NIOS 等），專用硬件結構和軟硬件協同處理模塊等。xilinx 的系統(tǒng)級設計工具是 EDK 和 platform studio， Lattice 的嵌入式 DSP 開發(fā)工具是MATLAB 的 simulink。 （ 6）內嵌專用硬核 通用性相對較弱，不是所有 FPGA 器件都包含硬核。 FPGA 兩個陣營： 。目標市場范圍很廣，價格適中的 FPGA。 ，目標市場明確，價格較高的 FPGA。 前者主要指低成本 FPGA，后者主要指某些高端 通信 市場的可編程邏輯器件。例如， altera的 stratix GX 器件族內部集成了 （串并收發(fā)單元）； xilinx 的對應器件族是 virtex II pro 和 virtex II proX； Lattice 器件的專用 hard core 的比重更大，有兩類器件族支持 SERDES 功能，分布是 lattice 高端 SC 系列和 FPGA 和現場可編程系統(tǒng) 芯片 。目前 Lattic 和 Xilinx 都已經推出內嵌 10 Gbit/s SERDES 模塊的系統(tǒng)級可編程邏輯器件。 QUARTUSⅡ 軟件簡介 QUARTUSⅡ（ Multiple Array and Programming Logic User System）開發(fā)工具是 Altera公司推出的一種 EDA 工具， 具有靈活高效、使用便捷和易學易用等特點。 Altera 公司在推出各種 CPLD 的同時，也在不斷地升級相應的開發(fā)工具軟件，已從早起的第一代 A+PLUS、第二代 QUARTUS 發(fā)展到第三代 QUARTUSⅡ和第四代 Quartus。使用 QUARTUSⅡ軟件，設計者無需精通器件內部的復雜結構，只需用業(yè)已熟悉的設計輸入工具，如硬件描述語言、原理圖等進行輸入即可， QUARTUSⅡ就會自動將設計轉換成目標文件下載到器件中去。 QUARTUSⅡ開發(fā)系統(tǒng)畢業(yè)設計（論文） 數字電壓表 8 具有以下特點。 (1) 多平臺。 QUARTUSⅡ軟件可以在基于 PC 機的操作系統(tǒng)如 Windows9 Windows9Windows20 Windows NT 下運行，也可以在 Sun SPAC station 等工作站上運行。 (2) 開放的界面。 QUARTUSⅡ提供了與其他設計輸入、綜合和校驗工具的接口，借口符合 EDIF 200/300、 LPM、 VHDL、 VerilogHDL 等標準。目前 QUARTUSⅡ所支持的主流第三方 EDA 工具主要有 Synopsys、 Viewlogic、 Mentor、 Graphics、 Cadence、 OrCAD、 Xilinx 等公司提供的工具。 (3) 模塊組合式 工具軟件。 QUARTUSⅡ具有一個完整的可編程邏輯設計環(huán)境，包括設計輸入、設計處理、設計校驗和下載編程 4個模塊，設計者可以按設計流程選擇工作模塊。 (4) 與結構無關。 QUARTUSⅡ開發(fā)系統(tǒng)的核心 —— Compiler(編譯器 )能夠自動完成邏輯綜合和優(yōu)化，它支持 Altera 的 Classic、 MAX7000、 FLEX8000 和 FLEX10K 等可編程器件系列，提供一個與結構無關的 PLD 開發(fā)環(huán)境。 (5) 支持硬件描述語言。 QUARTUSⅡ支持各種 HDL 設計輸入語言，包括 VHDL、 VerilogHDL和 Altera 的硬件描述語言 AHDL。 (6) 豐富的設計庫。 QUARTUSⅡ 提供豐富的庫單元供設計者調用，其中包括一些基本的邏輯單元， 74 系列的器件和多種特定功能的宏功能模塊以及參數化的兆功能模塊。調用庫單元進行設計，可以大大減輕設計人員的工作量，縮短設計周期。 軟件組成 QUARTUSⅡ軟件采用模塊化結構，包括設計輸入、項目處理、項目校驗和器件編程 4 個部分，所有這些部分都集成在一個可視化的操作環(huán)境下。 (1) 設計輸入 QUARTUSⅡ的設計輸入方法有多種，主要包括文本設計輸入、原理圖輸入、波 形設計輸入等多種方式。另外，還可以利用第三方 EDA 工具生成的網表文件輸入，該軟件可接受的網表有 EDIF 格式、 VHDL 格式及 Verilog 格式。 QUARTUSⅡ是一種層次設計工具，可根據實際情況靈活地使用最適合每一層次的設計方法。 (2) 項目處理 設計處理的任務就是對項目進行編譯（ Compile），編譯實際就是將設計者編寫的設計改為可以用于生產的“語言”。編譯器通過讀入設計文件并產生用于編程、仿真和定時分析的輸出文件來完成編譯工作。 QUARTUSⅡ提供的編譯軟件，只需簡單的操作，如參數選擇、指定功能等，就可 進行網表轉換、邏輯分割和布線布局。 (3) 項目校驗 QUARTUSⅡ提供的設計校驗過程包括仿真和定時分析，項目編譯后，為確保設計無誤，要再用專用軟件進行仿真。如果發(fā)現了錯誤，則應對設計輸入進行部分修改直至無誤。 (4) 器件編程 QUARTUSⅡ通過編程器（ Device Programmer）將編譯器生成的編程文件編程或配置到Altera CPLD 器件中，然后加入實際激勵信號進行測試，檢查是否達到了設計要求？ Altera公司器件的編程方法有許多種，可通過編程器、 JTAG 在系統(tǒng)編程及 Altera 在線配置等方 式進行。 在設計過程中，如果出現錯誤，則需要重新回到設計輸入階段，改正錯誤或調整電路后畢業(yè)設計（論文） 數字電壓表 9 重復上述過程。 設計流程 使用 QUARTUSⅡ進行可編程邏輯器件開發(fā)主要包括 4個階段：設計輸入、編譯處理、驗證（包括功能仿真、時序仿真、和定時分析）和器件編程，流程如圖 11 所示： 圖 11 設計流程圖 設計要求 設計輸入 編譯處理 驗證 器件編程 器件測試 系統(tǒng)產品 設計修改 畢業(yè)設計（論文） 數字電壓表 10 第二章 系統(tǒng)設計與實現 設計任務和要求 利用 FPGA 與模數轉換器 ADC0804 設計一個數字電壓表，能夠測量 0到 5V 之間的直 流電壓，用三個數碼管顯示被測電壓，要求精確到小數點后兩位數字。了解數字電壓表的工作原理，掌握可編程邏輯器件與模數轉換器之間的接口電路設計及調試方法。下載并測試電路功能，分析芯片資源的占用情況。 設計原理 數字電壓 表（ Digital Voltmeter）簡稱 DVM，是一種用數字顯示的測量儀表。由于數字電壓表具有讀數準確方便、精度高、誤差小、靈敏度高和分辨率高、測量速度快等特點備受青睞。其基本原理是采用數字化測量技術，對直流電壓進行模數轉換，轉換成不連續(xù)、離散的數字形式并加以顯示。由此可知數字電壓表的設 計應包括三個主要部分：作為電