【正文】 CS/與寫輸入信號(hào) WR/同時(shí)為低電平時(shí) ,A/D 轉(zhuǎn)換器啟動(dòng)，在 WR/上升沿后 100us 完成模數(shù)轉(zhuǎn)換，轉(zhuǎn)換結(jié)果存入芯片內(nèi)部的輸出信號(hào)鎖存器，如圖 23（ a）所示。 ADC0804芯片外引腳如圖22所示。系統(tǒng)結(jié)構(gòu)框圖如圖21所示。由此可知數(shù)字電壓表的設(shè) 計(jì)應(yīng)包括三個(gè)主要部分：作為電壓采樣端口的模數(shù)轉(zhuǎn)換單元、數(shù)據(jù)處理單元以及電壓值顯示單元。由于數(shù)字電壓表具有讀數(shù)準(zhǔn)確方便、精度高、誤差小、靈敏度高和分辨率高、測(cè)量速度快等特點(diǎn)備受青睞。下載并測(cè)試電路功能，分析芯片資源的占用情況。 設(shè)計(jì)流程 使用 QUARTUSⅡ進(jìn)行可編程邏輯器件開發(fā)主要包括 4個(gè)階段：設(shè)計(jì)輸入、編譯處理、驗(yàn)證（包括功能仿真、時(shí)序仿真、和定時(shí)分析）和器件編程，流程如圖 11 所示： 圖 11 設(shè)計(jì)流程圖 設(shè)計(jì)要求 設(shè)計(jì)輸入 編譯處理 驗(yàn)證 器件編程 器件測(cè)試 系統(tǒng)產(chǎn)品 設(shè)計(jì)修改 畢業(yè)設(shè)計(jì)（論文） 數(shù)字電壓表 10 第二章 系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn) 設(shè)計(jì)任務(wù)和要求 利用 FPGA 與模數(shù)轉(zhuǎn)換器 ADC0804 設(shè)計(jì)一個(gè)數(shù)字電壓表，能夠測(cè)量 0到 5V 之間的直 流電壓，用三個(gè)數(shù)碼管顯示被測(cè)電壓，要求精確到小數(shù)點(diǎn)后兩位數(shù)字。 (4) 器件編程 QUARTUSⅡ通過編程器（ Device Programmer）將編譯器生成的編程文件編程或配置到Altera CPLD 器件中，然后加入實(shí)際激勵(lì)信號(hào)進(jìn)行測(cè)試，檢查是否達(dá)到了設(shè)計(jì)要求？ Altera公司器件的編程方法有許多種，可通過編程器、 JTAG 在系統(tǒng)編程及 Altera 在線配置等方 式進(jìn)行。 (3) 項(xiàng)目校驗(yàn) QUARTUSⅡ提供的設(shè)計(jì)校驗(yàn)過程包括仿真和定時(shí)分析，項(xiàng)目編譯后，為確保設(shè)計(jì)無誤，要再用專用軟件進(jìn)行仿真。編譯器通過讀入設(shè)計(jì)文件并產(chǎn)生用于編程、仿真和定時(shí)分析的輸出文件來完成編譯工作。 QUARTUSⅡ是一種層次設(shè)計(jì)工具，可根據(jù)實(shí)際情況靈活地使用最適合每一層次的設(shè)計(jì)方法。 (1) 設(shè)計(jì)輸入 QUARTUSⅡ的設(shè)計(jì)輸入方法有多種，主要包括文本設(shè)計(jì)輸入、原理圖輸入、波 形設(shè)計(jì)輸入等多種方式。調(diào)用庫單元進(jìn)行設(shè)計(jì)，可以大大減輕設(shè)計(jì)人員的工作量，縮短設(shè)計(jì)周期。 (6) 豐富的設(shè)計(jì)庫。 (5) 支持硬件描述語言。 (4) 與結(jié)構(gòu)無關(guān)。 (3) 模塊組合式 工具軟件。 QUARTUSⅡ提供了與其他設(shè)計(jì)輸入、綜合和校驗(yàn)工具的接口，借口符合 EDIF 200/300、 LPM、 VHDL、 VerilogHDL 等標(biāo)準(zhǔn)。 QUARTUSⅡ軟件可以在基于 PC 機(jī)的操作系統(tǒng)如 Windows9 Windows9Windows20 Windows NT 下運(yùn)行，也可以在 Sun SPAC station 等工作站上運(yùn)行。 QUARTUSⅡ開發(fā)系統(tǒng)畢業(yè)設(shè)計(jì)（論文） 數(shù)字電壓表 8 具有以下特點(diǎn)。 Altera 公司在推出各種 CPLD 的同時(shí)，也在不斷地升級(jí)相應(yīng)的開發(fā)工具軟件，已從早起的第一代 A+PLUS、第二代 QUARTUS 發(fā)展到第三代 QUARTUSⅡ和第四代 Quartus。目前 Lattic 和 Xilinx 都已經(jīng)推出內(nèi)嵌 10 Gbit/s SERDES 模塊的系統(tǒng)級(jí)可編程邏輯器件。 前者主要指低成本 FPGA，后者主要指某些高端 通信 市場(chǎng)的可編程邏輯器件。目標(biāo)市場(chǎng)范圍很廣，價(jià)格適中的 FPGA。 （ 6）內(nèi)嵌專用硬核 通用性相對(duì)較弱，不是所有 FPGA 器件都包含硬核。 altera 的系統(tǒng)級(jí) 開發(fā) 工具是 SOPC builder 和 DSP builder，通過這些平臺(tái)用戶可以方便地設(shè)計(jì)標(biāo)準(zhǔn)的 DSP 處理器（如 ARM, NIOS 等），專用硬件結(jié)構(gòu)和軟硬件協(xié)同處理模塊等。 （ 5）底層嵌入功能單元 PLL（ phase locked loop）、 DLL（ delay locked loop）、 DSP、 CPU 等可以通過在綜合、實(shí)現(xiàn)步驟的約束文件中編寫約束屬性來完成時(shí)鐘模塊的約束。 （ 4）豐富的布線資源 布線資源連通 FPGA 內(nèi)部所有單元，連線的長(zhǎng)度和工藝 決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。 xilinx 常見的塊 RAM 大小是 4kbit和 18Kbit， Lattice 常用的塊 RAM 大小是 9Kbit， altera 的塊 RAM 最為靈活，一些高端器件內(nèi)部同時(shí)含有 3種塊 RAM 結(jié)構(gòu)，分辨是 M512 RAM（ 512bit）， M4K RAM（ 4Kbit）， MRAM（ 512Kbit）。 CAM 這種存儲(chǔ)器在其每個(gè)存儲(chǔ)單元都包含了一個(gè)內(nèi)嵌的比較邏輯，寫入 CAM的數(shù)據(jù)會(huì)和其內(nèi)部存儲(chǔ)的每一個(gè)數(shù)據(jù)進(jìn)行比較，畢業(yè)設(shè)計(jì)（論文） 數(shù)字電壓表 7 并返回與端口數(shù)據(jù)相同的所有內(nèi)部數(shù)據(jù)的 。 （ 3）嵌入式 RAM 可靈活配置為單口 RAM、雙端口 RAM、偽雙端口 RAM、 CAM、 FIFO 等常用存儲(chǔ)結(jié)構(gòu)。 xilinx 可編程邏輯單元叫 slice，它是由上下兩個(gè)部分構(gòu)成，每個(gè)部分都由一個(gè) register 加一個(gè) LUT 組成，被稱為 LC（ logic cell），兩個(gè)LC 之間有一些共用邏輯，可以完成 LC 之間的配合與級(jí)聯(lián)。例如， altera 可編程邏輯單元通常被稱為 LE（ logic element，邏輯單元），由一個(gè) register 加一個(gè) LUT 構(gòu)成 。 FPGA 一般依賴寄存器完成同步時(shí)序邏輯設(shè)計(jì)。 FPGA 內(nèi)部查找表一般為 4輸入（注： altera stratix II 的自適應(yīng)邏輯模塊 ALM 結(jié)構(gòu)比較特殊），查找表一般完成純組合邏輯功能。 （ 2）基本可編程邏輯單元。 FPGA 可靈活應(yīng)用 I/O 單元的可編程模式，即通過 軟件 的靈活配置，可以適配不同的電氣標(biāo)準(zhǔn)與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動(dòng)電流的大小等。 CPLD/FPGA FPGA 基本由 6部分組成，分別為可編程輸入 /輸出單元、基本可編程邏輯單元、 嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核（ hard core）等。 (4) 對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 (3) VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。庫可由系統(tǒng)工程師生成或由 ASIC 芯片商提供，以便在設(shè)計(jì)中共享 。 (4) 包集合 存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類型、常數(shù)和子程序等。 (2) 構(gòu)造體 用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為。 VHDL 程序組成部分 全部的 VHDL 程序由實(shí)體（ Entity）、構(gòu)造體 (Architecture)、配置（ Configuration）、包集合（ Package）、庫（ Library） 5 個(gè)部分組成。在設(shè)計(jì)過程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一 步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。當(dāng)硬件電路的設(shè)計(jì)描述完成以后， VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。 (4) VHDL 語言的設(shè)計(jì)描述與器件無關(guān) 采用 VHDL 語言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。 VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會(huì)給硬件描述帶來較大的自由度。同時(shí)， VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。 既支持模塊化設(shè)計(jì)方法 , 也支持層次化設(shè)計(jì)方法。此外， VHDL 語言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn) ,這是其他硬件描述語言所不能比擬的。歸納起來 ,VHDL 語言主要具有以下優(yōu)點(diǎn)： (1) VHDL 語言功能強(qiáng)大，設(shè)計(jì)方式多樣 VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu) , 只需 采用簡(jiǎn)單明確的 VHDL語言程序就可以描述十分復(fù)雜的硬件電路。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè) 電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。 （ 5） 本次設(shè)計(jì)使用的是 QuartusII 軟件。它是目前嵌入式應(yīng)用領(lǐng)域的熱門話題， SoC 大大縮小了系統(tǒng)體 積，便于管理和屏蔽。 FPGA 和 CPLD 最明顯的特點(diǎn)是高集成度、高速度和高可靠性。使用可編程邏輯器件可大大簡(jiǎn)化硬件系統(tǒng)、降低成本、提高系統(tǒng)的可靠性、靈活性。 （ 2） 可編程邏輯器件 可編程邏輯器件 （ Programmable Logic Device,PLD）是一種由用戶編程來實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。 比較而言， VHDL 是一種高級(jí)語言適用于電路高級(jí)建模，綜合的效率 和效果較好。此外，用 HDL 編制程序時(shí)，還需注意硬件資源的消耗問題（如門、觸發(fā)器、連線等的數(shù)目），有的 HDL 程序雖然語法、語義上完全正確，但并不能生成與之相對(duì)應(yīng)的實(shí)際硬件，其原因就是要實(shí)現(xiàn)這些所描述的邏輯功能，消耗的硬件資源將十分巨大。 HDL 的使用與普通的高級(jí)語言相似，編制的 HDL 程序也需要首先經(jīng)過編譯器進(jìn)行語法 、語義的檢查，并轉(zhuǎn)換為某種中間數(shù)據(jù)格式。所謂眼見描述語言實(shí)際上就是一個(gè)描述工具，其描述的對(duì)象就是待設(shè)計(jì)電路系統(tǒng)的邏輯功能、實(shí)現(xiàn)該功能的算法、選用的畢業(yè)設(shè)計(jì)（論文） 數(shù)字電壓表 4 電路結(jié)構(gòu)以及其它各種約束條件等。 （ 7） 建立并行 設(shè)計(jì)工程框架結(jié)構(gòu)的集成化設(shè)計(jì)環(huán)境，以適應(yīng)當(dāng)今 ASIC 的特點(diǎn)：規(guī)模大而復(fù)雜，數(shù)字與模擬電路并存，硬件與軟件并存，產(chǎn)品上市更新快。 （ 5） 豐富的元器件模塊庫。 （ 3） 開放式的設(shè)計(jì)環(huán)境（各廠家均適合）。 （ 2） 采用硬件描述語言來描述 10 萬門以上的設(shè)計(jì)，形成了國(guó)際通用的 VHDL 等硬件描述語言。 （ 3） ASIC 的設(shè)計(jì)作為最高級(jí)內(nèi)容。 EDA 技術(shù)的三個(gè)層次： （ 1） EWB、 PSpice、 Protel 的學(xué)習(xí)作為 EDA 的最初級(jí)內(nèi)容。 廣義的 EDA 技術(shù)，除了狹義的 EDA 技術(shù)外，還包括計(jì)算機(jī)輔助分析 CAA 技術(shù)，印制電路板計(jì)算機(jī)輔助設(shè)計(jì) PCBCAD 技術(shù)（如 Protel、 OrCAD 等）。 狹義的 EDA 技術(shù)，就是一大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)開發(fā)工具的 EDA 技術(shù)。 畢業(yè)設(shè)計(jì)（論文） 數(shù)字電壓表 3 第一章 技術(shù)與開發(fā)工具 技術(shù)簡(jiǎn)介 技術(shù)概念 現(xiàn)代電子技術(shù)設(shè)計(jì)的核心就是電子設(shè)計(jì)自動(dòng)化（ Electronic design automation,EDA）技術(shù)。當(dāng)前，智能式儀表發(fā)展十分迅速，而微處理式 DVM 在智能儀表中占的比重最大。 由于電子技術(shù)、大規(guī)模集成電路（ LSI）及計(jì)算機(jī)技術(shù)的發(fā)展，是人們不久就研制出微處理器（ P）數(shù)字電壓表，實(shí)現(xiàn)了 DVM 數(shù)據(jù)處理自動(dòng)化和可編程序，因?yàn)閹в写鎯?chǔ)器并使用軟件支持，所以可以進(jìn)行信息處理，可通過標(biāo)準(zhǔn)接口組成自動(dòng)測(cè)試系統(tǒng)（ ATS）例如， Fluke公司的 8506 型、 Solartron 公司的 7065 型和 7081 型、 Datron 公司的 1071 和 1281 型，以及 Fluke 公司的最新產(chǎn)品 8508A 型等。如 1971 年日本研制的 TR6567（三次采樣積分式）； 1973 年英國(guó)研制的 SM215（兩次采樣電感分壓比較型）； 1972 年日本研制的 TR6501 型