【文章內(nèi)容簡(jiǎn)介】 是 89H（ 10001001B），高 4 位 HB 是 1000，低 4 位 LB 是 1001， 表中查詢到高四位 1000 對(duì)應(yīng)的 ,寫(xiě)成 BCD 碼是0010,0101,0110；低四位 1001 對(duì)應(yīng)的是 ，寫(xiě)成 BCD 碼是 0000,0001,1000.其和是 ，求的 BCD 碼的運(yùn)算如下： HB 0010 0101 0110 LB 0000 0001 1000 +進(jìn)位 1 0110 結(jié)果 0010 0111 0100 （ 3）譯碼，顯示電路 編程說(shuō)明 1， 譯碼、顯示電路可以采用動(dòng)態(tài)掃描顯示和靜態(tài)顯示兩種方法。這里采用動(dòng)態(tài)顯示。 2， 動(dòng)態(tài)顯示的字位更新采用一個(gè)計(jì)數(shù)器頻率約為 125Hz的信號(hào)輪流接通各位數(shù)碼管的位線，并對(duì)顯示字符進(jìn)行掃描，應(yīng)保證顯示不閃爍。 （ 4） EP1C12Q240C8 FPGA EP1C12Q240C8開(kāi)發(fā)板是基于 FPGA的硬件描述語(yǔ)言 EDA和軟 內(nèi)核嵌入式系統(tǒng)的 SOPC 開(kāi)發(fā)平臺(tái)。系統(tǒng)采用多層 PCB 板設(shè)計(jì)，完善的電源和時(shí)鐘設(shè)計(jì)，性能穩(wěn)定可靠、結(jié)構(gòu)緊湊美觀。系統(tǒng)采用主流 FPGA 構(gòu)建平臺(tái)，片內(nèi)資源豐富，板載器件多、周邊接口多、可擴(kuò)展性強(qiáng)。優(yōu)化設(shè)計(jì)使系統(tǒng)調(diào)試方便，配置容易。配備豐富的例程有利于 FPGA 和 SOPC 的學(xué)習(xí)、快速入門與提高。 FPGA/SOPC 開(kāi)發(fā)平臺(tái)是電子、信息類專業(yè)學(xué)生學(xué)習(xí) FPGA 和 SOPC 的理想良師益友，是各大專院校教學(xué)科研的良好工具，也可用于科研機(jī)構(gòu)研發(fā)特色新產(chǎn)品。 五 、功能模塊 1， ADC0809（ ad） 功能： 利用 ADC0809 作為電 壓采樣端口 ，進(jìn)行 A/D 轉(zhuǎn)換。 library ieee。 use 。 use 。 entity ad is port(clk:in std_logic。 eoc:in std_logic。 12 datain:in std_logic_vector(7 downto 0)。 dataout:out std_logic_vector(7 downto 0)。 oe:out std_logic。 ale:out std_logic。 start:out std_logic。 add:out std_logic_vector(2 downto 0))。 end ad。 architecture one of ad is type states is(st0,st1,st2,st3,st4)。 signal current_state,next_state:states:=st0。 signal temp:std_logic_vector(7 downto 0)。 signal lock:std_logic。 begin add=001。 dataout=temp。 process(current_state,eoc) begin case current_state is when st0=ale=39。039。start=39。039。oe=39。039。lock=39。039。 next_state=st1。 when st1=ale=39。139。start=39。139。oe=39。039。lock=39。039。 next_state=st2。 when st2=ale=39。039。start=39。039。oe=39。039。lock=39。039。 if (eoc=39。139。)then next_state=st3。 else next_state=st2。 end if。 when st3=ale=39。039。start=39。039。oe=39。139。lock=39。139。 next_state=st4。 when st4=ale=39。039。start=39。039。oe=39。139。lock=39。139。 next_state=st0。 end case。 end process。 process(clk) begin if(clk 39。event and clk=39。139。) then current_state=next_state。 end if。 end process。 process(lock) begin if lock=39。139。 and lock 39。event then temp=datain。 end if。 end process。 end architecture one。 13 其生成項(xiàng)目符號(hào)： 圖 6 該模塊時(shí)序仿真圖如下： 圖 7 如圖： Datain、 EOC、 CLK：輸入端 Dataut、 OE、 ALE、 START、 ADD：輸出端 當(dāng)輸入時(shí)鐘信號(hào)時(shí)，八位數(shù)字量在 EOC 有高電位變?yōu)榈碗娢粫r(shí)，標(biāo)志著 A/D 轉(zhuǎn)換結(jié)束。 2， Dataprocess 功能： 將采樣數(shù)字量轉(zhuǎn)換成 3 位 BCD 碼 。 library ieee。 use 。 use 。 entity dataprocess is port(b_datain:in std_logic_vector(7 downto 0)。 b_dataout:out std_logic_vector(11 downto 0))。 end dataprocess。 architecture one of dataprocess is signal middata:std_logic_vector(7 downto 0)。 signal vdata:std_logic_vector(11 downto 0)。 signal hdata:std_logic_vector(11 downto 0)。 signal ldata:std_logic_vector(11 downto 0)。 signal c0:std_logic。 14 signal c1:std_logic。 signal c2:std_logic。 begin middata=b_datain。 hdata=010010000000when middata(7 downto 4)=1111else 010001001000when middata(7 downto 4)=1110else 010000010110when middata(7 downto 4)=1101else 001110000100when middata(7 downto 4)=1100else 001101010010when middata(7 downto 4)=1011else 001100100000when middata(7 downto 4)=1010else 001010001000when middata(7 downto 4)=1001else 001001010110when middata(7 downto 4)=1000else 001000100100when middata(7 downto 4)=0111else 000110010010when middata(7 downto 4)=0110else 000101100000when middata(7 downto 4)=0101else 000100101000when middata(7 downto 4)=0100else 000010010110when middata(7 downto 4)=0011else 000001100100when middata(7 downto 4)=0010else 000000110010when middata(7 downto 4)=0001else 000000000000。 ldata=000000110000when middata(3 downto 0)=1111else 000000101000when middata(3 downto 0)=1110else 000000100100when middata(3 downto 0)=1101else 000000100100when mi