【正文】 ta(3 downto 0)=0101else 000000001000when middata(3 downto 0)=0100else 000000000110when middata(3 downto 0)=0011else 000000000100when middata(3 downto 0)=0010else 000000000010when middata(3 downto 0)=0001else 000000000000。 2， Dataprocess 功能： 將采樣數(shù)字量轉(zhuǎn)換成 3 位 BCD 碼 。 end case。start=39。 next_state=st2。039。 entity ad is port(clk:in std_logic。 表中將 8 位數(shù)字量分為高 4 位 HB 和低 4 位 LB，這樣每個(gè) 4 位碼的編程都是從 0000~1111的 16組碼，由于 5V被 8位二進(jìn)制碼最大值除得到的結(jié)果是 ，即數(shù)字量每增大 1 對(duì)應(yīng)模擬電壓增大 。 OE：數(shù)據(jù)輸出允許信號(hào)，輸入，高電平有效。 FPGA 構(gòu)成的 ASIC 芯片中包括三部分電路： 1， 用有限狀態(tài)機(jī)設(shè)計(jì)的 A/D 轉(zhuǎn)換控制電路； 2， 將 8 位數(shù)字量 DB0~DB7 轉(zhuǎn)換為 3 位 BCD 碼的電壓值的轉(zhuǎn)換電路； 3， 3 位 LED 顯示器的譯碼顯示電路。而應(yīng)以 EDA 技術(shù)及 FPGA，其集成度高、速度快、性能十分可靠、用戶可自由編程且編程語(yǔ)言通俗易懂 、系統(tǒng)工程擴(kuò)展非常方便。②編寫描述硬件電路系統(tǒng)功能的 VHDL 語(yǔ)言程序。它包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、功能仿真、設(shè)計(jì)處理、時(shí)序仿真和器件編程及測(cè)試等七個(gè)步驟。電子設(shè)計(jì)自動(dòng)化是近幾年迅速發(fā)展起來(lái)的將計(jì)算機(jī)軟件、硬件、微電子技術(shù)交叉運(yùn)用的現(xiàn)代電子設(shè)計(jì)學(xué)科。 隨著電子技術(shù)的發(fā)展，當(dāng)前數(shù)字電子系統(tǒng)的設(shè)計(jì)正朝著速度快、容量大、體積小、重量輕的方向發(fā)展。由于各個(gè)模塊都是集成在 FPGA 芯片內(nèi)部，這就很大程度地解決了信號(hào)的干擾問(wèn)題，使得 FPGA的工作頻率可以大幅度的提 高。 6．器件編程測(cè)試 時(shí)序仿真完成后，軟件就可產(chǎn)生供器件編程使 用的數(shù)據(jù)文件。 關(guān)鍵字 ：電子設(shè)計(jì)自動(dòng)化 (EDA)； FPGA； VHDL； A/D；數(shù)字電壓表 。其中時(shí)鐘分頻主要用計(jì)數(shù)器實(shí)現(xiàn)，采樣數(shù)據(jù)暫存于一寄存器。 IN0～ IN7： 8 路模擬量輸入端。 編一個(gè)查表程序，對(duì)上述 電壓進(jìn)行 BCD 編碼，然后根據(jù)對(duì)應(yīng)的 4 位 BCD碼相加的結(jié)果決定是否進(jìn)位， 從而得到待處理數(shù)據(jù)的 BCD 碼。 FPGA/SOPC 開(kāi)發(fā)平臺(tái)是電子、信息類專業(yè)學(xué)生學(xué)習(xí) FPGA 和 SOPC 的理想良師益友，是各大專院校教學(xué)科研的良好工具，也可用于科研機(jī)構(gòu)研發(fā)特色新產(chǎn)品。 signal temp:std_logic_vector(7 downto 0)。139。)then next_state=st3。oe=39。event then temp=datain。 signal c0:std_logic。 when hdata(11 downto 8)+ldata(11 downto 8)01001 else 39。139。 end architecture one。 end leddisplay。 end one。sel01=39。sel01=39。 END div。 clk_div: OUT std_logic)。對(duì)課題內(nèi)容有了更深一步的了解。而且邏輯單元控制靈活、適用范圍極廣，實(shí)現(xiàn)了大規(guī)模和超大規(guī)模電路的集成。本文采用性能優(yōu)越的 8位 A／ D 轉(zhuǎn)換器對(duì)模擬電壓采樣，以一片高性能 FPGA 芯片為控制核心，分別在軟件和硬件上實(shí)現(xiàn)了諸多功能，對(duì)電壓信號(hào)的轉(zhuǎn)換結(jié)果進(jìn)行準(zhǔn)確實(shí)時(shí)的 運(yùn)算處理并送出顯示。 其生成項(xiàng)目為： 圖 16 該模塊時(shí)序仿真圖如下： 圖 17 CLK：輸入 CLK_DIV：輸出 21 將輸入信號(hào) CLK 進(jìn)行時(shí)鐘分頻如圖所示。 6， Div1 library ieee。 use 。sel11=39。sel11=39。139。 ck:in std_logic。 and c1=39。039。 when hdata(7 downto 4)+ldata(7 downto 4)01001 else 39。 architecture one of dataprocess is signal middata:std_logic_vector(7 downto 0)。 end process。 when st4=ale=39。lock=39。 next_state=st1。 add:out std_logic_vector(2 downto 0))。系統(tǒng)采用多層 PCB 板設(shè)計(jì)，完善的電源和時(shí)鐘設(shè)計(jì)，性能穩(wěn)定可靠、結(jié)構(gòu)緊湊美觀。 ADC0809 芯片的控制方法及轉(zhuǎn)換過(guò)程： 控制 ADC0809 動(dòng)作的信號(hào)有： ALE,START,OE,EOC。1LSB。 圖 1 圖 2 方案二： 基于 VHDL 語(yǔ)言的系統(tǒng)設(shè)計(jì)是采用自頂向下的設(shè)計(jì)方法，將系統(tǒng)劃分為多個(gè)功能模塊，然后再逐個(gè)實(shí)現(xiàn)各個(gè)模塊的功能，最終把他們組合在一起，形成一個(gè)大的系統(tǒng)。 Quartus II 在 21 世紀(jì)初推出，是 Altera 前一代FPGA/CPLD 集成開(kāi)發(fā)環(huán)境 MAX+plus II 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。 4．設(shè)計(jì)處理 設(shè)計(jì)處理是器件設(shè)計(jì) 中的核心環(huán)節(jié)。當(dāng)功能確定無(wú)誤后可以進(jìn)行硬件電路板的設(shè)計(jì)。而我們的課題所涉及的電子設(shè)計(jì)自動(dòng)化（ EDA）技術(shù)就是在這種時(shí)代背景下產(chǎn)生的，并影響巨大。 FPGA 設(shè)計(jì)具有以下優(yōu)點(diǎn)： (1)硬件設(shè)計(jì)軟件化 這是 FPGA 開(kāi)發(fā)的最大優(yōu)勢(shì)。設(shè)計(jì)輸入通常有以下集中形式： 1)原理圖輸入方式 2)硬件描述語(yǔ)言輸入方式 3)波形輸入方式 3．功能仿真 功能仿真也叫做前仿真。⑥器件的編程。 采用 FPGA 芯片作為系統(tǒng)的核心器件，負(fù)責(zé) ADC0809 的 A/D 轉(zhuǎn)換的啟動(dòng)、地址鎖存、輸入通道的選擇、 數(shù)據(jù)的讀取。 3, 分辨率： 8 位。 10 REF（ +）、 REF（ ）：基準(zhǔn)電壓。這里采用動(dòng)態(tài)顯示。 oe:out std_logic。039。039。lock=39。139。 entity dataprocess is port(b_datain:in std_logic_vector(7 downto 0)。039。 else hdata(7 downto 4)+ldata(7 downto 4)+0110 when c1=39。039。 use 。 sel=count。039。039。 end architecture dec。 end process。 end if。 數(shù)字電壓表是大學(xué)物理教學(xué)和實(shí)驗(yàn)中的重要儀表，其數(shù)字化是指將連續(xù)的模擬電壓量轉(zhuǎn)換成不連續(xù)、離散的數(shù)字量并加以顯示。綜合上述分析，采用 FPGA 技術(shù)，優(yōu)勢(shì)明顯。由測(cè)試結(jié)果，可看出該儀 表測(cè)量范圍較寬，測(cè)量精度較高，能夠滿足物理實(shí)驗(yàn)中電量的測(cè)量要求。 SIGNAL clk_tmp: std_logic。 BEGIN clk_div = clk_tmp。039。039。 entity decoder2_to_4_t is port(sel:in std_logic_vector(1 downto 0)。 begin process(ck) begin if ck 39。低 4 位相加為“ 1110”，大于 9，加 6 將其調(diào)整為 BCD 碼，其值為 0100，并且向前有一進(jìn)位。139。139。 begin middata=b_datain。 end architecture one。139。 when st3=ale=39。lock=39。 dataout=temp。 use 。四位相加的結(jié)果為 0011，由于低位有進(jìn)位，因此最終結(jié) 果為 0100,。 START： A／ D 轉(zhuǎn)換啟動(dòng)脈沖輸入端，輸入一個(gè)正脈沖（至少 100ns 寬）使其啟動(dòng)（脈沖上升沿使 0809 復(fù)位，下降沿啟動(dòng) A/D 轉(zhuǎn)換）。 四 、選擇器件 (1)A/D 轉(zhuǎn)換器 ADC0809 控制電路 編程說(shuō)明 利用 ADC0809 作為電壓采樣端口， FPGA 作為系統(tǒng)的核心器件，用 LED 進(jìn)行數(shù)碼顯示，把讀取的 8 位二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成便于輸出 3 位十進(jìn)制 BCD 碼送給數(shù)碼管。 ASIC 完成從 模擬量的輸入到數(shù)字量的輸出，是數(shù)字電壓表的心臟，這種電壓表的設(shè)計(jì)簡(jiǎn)單、精確度高，但是這種設(shè)計(jì)方法由于采用了 ASIC器件使得的它欠缺靈活性，其系統(tǒng)功能固定，難以更新擴(kuò)展。 VHD