基于fpga的智能函數(shù)發(fā)生器的設(shè)計(jì)(編輯修改稿)
2024-10-08 13:03 本頁面
【文章內(nèi)容簡介】 TITY LADDER IS PORT(CLK,RESET:IN STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END LADDER。 ARCHITECTURE LADDER_ARC OF LADDER IS BEGIN PROCESS(CLK,RESET) VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。 VARIABLE A:STD_LOGIC。 BEGIN IF RESET=39。039。 THEN TMP:=00000000。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN IF A=39。039。 THEN IF TMP=11111111 THEN TMP:=00000000。A:=39。139。 ELSE TMP:=TMP+16。A:=39。139。 END IF。 A:=39。039。 END IF。 END IF。 Q=TMP。 END PROCESS。 END LADDER_ARC。 ： 正弦波模塊 SIN 見圖 。它是正弦波產(chǎn)生的模塊。 圖 模塊 SIN 正弦波模塊 SIN 的 VHDL 程序設(shè)計(jì)： LIBRARY IEEE。 USE 。 USE 。 ENTITY SIN IS PORT(CLK,CLR:IN STD_LOGIC。 D:OUT INTEGER RANGE 0 TO 255)。 END SIN。 ARCHITECTURE SIN_ARC OF SIN IS BEGIN PROCESS(CLK,CLR) VARIABLE TMP:INTEGER RANGE 0 TO 63。 BEGIN IF CLR=39。039。 THEN D=0。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN IF TMP=63 THEN TMP:=0。 ELSE TMP:=TMP+1。 END IF。 CASE TMP IS WHEN 00=D=255。WHEN 01=D=254。WHEN 02=D=252。 WHEN 03=D=249。WHEN 04=D=245。WHEN 05=D=239。 WHEN 06=D=233。WHEN 07=D=225。WHEN 08=D=217。 WHEN 09=D=207。WHEN 10=D=197。WHEN 11=D=186。 WHEN 12=D=174。WHEN 13=D=162。WHEN 14=D=150。 WHEN 15=D=137。WHEN 16=D=124。WHEN 17=D=112。 WHEN 18=D=99。 WHEN 19=D=87。 WHEN 20=D=75。 WHEN 21=D=64。 WHEN 2
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