fpga設(shè)計(jì)流程指南(doc21)-流程管理(編輯修改稿)
2024-09-23 08:56 本頁面
【文章內(nèi)容簡介】 有 ) 第 8 頁 共 21 頁 說明： “調(diào)用模塊的黑盒子接口”的導(dǎo)入，是由于 RTL 代碼調(diào)用了一些外部 模塊，而這些外部模塊不能被綜合或無需綜合，但邏輯綜合器需要其接口的定義來檢查邏輯并保留這些模塊的接口。 前仿真 邏輯綜合器 EDIF 網(wǎng)表 （ list） HDL 網(wǎng)表 （ list） 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 第 9 頁 共 21 頁 說明： 一般來說，對 FPGA 設(shè)計(jì)這一步可以跳過不做，但可用于debug 綜合有無問題。 布局布線 邏輯綜合器 HDL 網(wǎng)表 （ list） 邏輯仿真器 測試數(shù)據(jù) 調(diào)用模塊的 行為仿真模型 測試程序 （ test bench） 邏輯綜合器 EDIF 網(wǎng)表 （ list） FPGA廠家工具 調(diào)用模塊的 綜合模型 設(shè)置布局布線約 束條件 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 第 10 頁 共 21 頁 后仿真（時(shí)序仿真） HDL 網(wǎng)表 （ list） SDF 文件 （標(biāo)準(zhǔn)延時(shí)格式） 測試數(shù)據(jù) 下載 /編程文件 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 第 11 頁 共 21 頁 2. Verilog HDL 設(shè)計(jì) 基于將來設(shè)計(jì)轉(zhuǎn)向 ASIC 的方便，本部門的設(shè)計(jì)統(tǒng)一采用Verilog HDL，但針對混合設(shè)計(jì)和混合仿真的趨勢，所有開發(fā)人員也應(yīng)能讀懂 VHDL。 Verilog HDL 的學(xué)習(xí)可參考 [1][2]。 編程風(fēng)格（ Coding Style）要求 文件 （ 1） 每個(gè)模塊（ module）一般應(yīng)存在于單獨(dú)的源文件中，通常源文件名與所包含模塊名相同。 FPGA廠家工具 HDL 網(wǎng)表 （ list） SDF 文件 （標(biāo)準(zhǔn)延時(shí)格式） 邏輯仿真器 FPGA基本單元仿真模型 測試程序 （ test bench） 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 第 12 頁 共 21 頁 （ 2） 每個(gè)設(shè)計(jì)文件開頭應(yīng)包含如下注釋內(nèi)容： ? 年份及公司名稱。 ? 作者。 ? 文件名。 ? 所屬項(xiàng)目。 ? 頂層模塊。 ? 模塊名稱及其描述。 ? 修改紀(jì)錄。 請參考標(biāo)準(zhǔn)示例程序 [3]。 大小寫 （ 1） 如無特別需 要，模塊名和信號名一律采用小寫字母。 （ 2） 為醒目起見，常數(shù)（ `define 定義） /參數(shù)（ parameter 定義）采用大寫字母。 標(biāo)識符 （ 1） 標(biāo)識符采用傳統(tǒng) C 語言的命名方法，即在單詞之間以“ _”分開，如： max_delay、 data_size 等等。 （ 2） 采用有意義的、能反映對象特征、作用和性質(zhì)的單詞命名標(biāo)識符，以增強(qiáng)程序的可讀性。 （ 3） 為避免標(biāo)識符過于冗長，對較長單詞的應(yīng)當(dāng)采用適當(dāng)?shù)目s寫形式，如用‘ buff’代替‘ buffer’，‘ ena’代替‘ enable’，‘ addr’代替‘ address’等。 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 第 13 頁 共 21 頁 參數(shù)化設(shè)計(jì) 為了源代碼的可讀性和可移植性起見，不要在程序中直接寫特定數(shù)值，盡可能采用 `define 語句或 paramater 語句定義常數(shù)或參數(shù)。 空行和空格 （ 1） 適當(dāng)?shù)卦诖a的不同部分中插入空行，避免因程序擁擠不利閱讀。 （ 2） 在表達(dá)式中插入空格，避免代碼擁擠，包括： 賦值符號兩邊要有空格； 雙目運(yùn)算符兩邊要有空格； 單目運(yùn)算符和操作數(shù)之間可沒有空格， 示例如下： a = b。 c = a + b。 if (a ==
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