fpga設(shè)計(jì)流程指南(doc21)-流程管理(存儲(chǔ)版)
【正文】 視。 if (a == b) then ... a = ~a amp。 （ 2） 為醒目起見，常數(shù)（ `define 定義） /參數(shù)（ parameter 定義）采用大寫字母。 ? 作者。 ? FPGA 廠家工具指的是如 Altera 的 Max+PlusII、 QuartusII，Xilinx 的 Foundation、 Alliance、 等。 ? 形成風(fēng)格良好和完整的文檔。 由于目前所用到的 FPGA 器件以 Altera 的為主，所以下面的例子也以 Altera 為 例 ， 工 具 組 合 為 modelsim + 中國最大的資料庫下載 LeonardoSpectrum/FPGACompilerII + Quartus，但原則和方法對(duì)于其他廠家和工具也是基本適用的。 前仿真 邏輯綜合器 EDIF 網(wǎng)表 （ list） HDL 網(wǎng)表 （ list） 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 第 9 頁 共 21 頁 說明： 一般來說，對(duì) FPGA 設(shè)計(jì)這一步可以跳過不做，但可用于debug 綜合有無問題。 ? 頂層模塊。 （ 3） 為避免標(biāo)識(shí)符過于冗長，對(duì)較長單詞的應(yīng)當(dāng)采用適當(dāng)?shù)目s寫形式，如用‘ buff’代替‘ buffer’，‘ ena’代替‘ enable’，‘ addr’代替‘ address’等。 （ 2） 采用制表符 Tab 對(duì)語句對(duì)齊和縮進(jìn)， Tab 鍵采用 4 個(gè)字符寬度 ，可在編輯器中設(shè)置。 設(shè)計(jì)目錄 采用合理、條理清晰的設(shè)計(jì)目錄結(jié)構(gòu)有助于提高設(shè)計(jì) 的效率、可維護(hù)性。 2：在圖形界面中的 Load Design 對(duì)話框中裝入仿真設(shè)計(jì)時(shí)，在 Verilog 標(biāo)簽下指定預(yù)編譯庫的完整路徑。如果設(shè)計(jì)只更改某個(gè)模塊時(shí)，可以分塊綜合。 下面以調(diào)用 Altera 的 LPM 庫中的乘法器為例來說明。b0), .sum (139。 output [15:0] result。 這個(gè)原則對(duì)仿真和布局布線同樣適用。 關(guān)于 LeonardoSpectrum LeonardoSpectrum 對(duì)綜合的控制能力比較強(qiáng)，但使用也略為復(fù)雜，故需要在使用前盡量熟悉其功能，才能取得較好的綜合結(jié)果。 （ 3） 采用基于文件的測試是很好的辦法，即由 matlab 或 spw等系統(tǒng)工具產(chǎn)生測試數(shù)據(jù)，測試程序?qū)⑵渥x入產(chǎn)生激勵(lì)，再把響應(yīng)結(jié)果寫入到文件，再交給上述工具進(jìn)行處理或分析。 可視化設(shè)計(jì)方法 為提高設(shè)計(jì)效率和適應(yīng)協(xié)同設(shè)計(jì)的方式，可采用可視化的設(shè)計(jì)方法， Mentor Grahpics 的 Renoir 軟件提供了非常好的設(shè)計(jì)模式。 c = a + b。 大小寫 （ 1） 如無特別需 要，模塊名和信號(hào)名一律采用小寫字母。 FPGA廠家工具 HDL 網(wǎng)表 （ list） SDF 文件 （標(biāo)準(zhǔn)延時(shí)格式） 邏輯仿真器 FPGA基本單元仿真模型 測試程序 （ test bench） 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 第 12 頁 共 21 頁 （ 2） 每個(gè)設(shè)計(jì)文件開頭應(yīng)包含如下注釋內(nèi)容： ? 年份及公司名稱。 ? 邏輯綜合器主要指 LeonardoSpectrum、 Synplify、 FPGA Express/FPGA Compiler 等。編寫本流程的目的是： ? 在于規(guī)范整個(gè)設(shè)計(jì)流程，實(shí)現(xiàn)開發(fā)的合理性、一致性、高效性。 中國最大的資料庫下載 目 錄 1. 基于 HDL 的 FPGA 設(shè)計(jì)流程概述 ............................................... 5 設(shè)計(jì)流程圖 ............................................................................... 5 關(guān)鍵步驟的實(shí)現(xiàn) ...................................................................... 7 功能仿真 .......................................................................... 7 邏輯綜
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