基于xilinx-ise-124的fpga設(shè)計(jì)流程(編輯修改稿)
2025-07-16 12:43 本頁面
【文章內(nèi)容簡介】 用于排查語法錯(cuò)誤。雙擊第二個(gè)選項(xiàng)Simulate Behavior Model即可啟動(dòng)行為級仿真了。圖10 啟動(dòng)行為級仿真 雙擊Processes 欄中的Simulate Behavioral Model，將彈出Isim 窗口。將Instance and Process Name 中的test 展開，選中uut。將counter[25:0]拖到右邊的仿真窗口中。點(diǎn)擊restartran all,查看仿真結(jié)果。點(diǎn)擊break 結(jié)束。退出Isim。 （3）使用Sim仿真設(shè)計(jì)時(shí)序。圖11 ISim仿真界面 界面打開之后默認(rèn)只跑1us，由于計(jì)數(shù)器計(jì)數(shù)較長，需要多運(yùn)行一會才能看到led信號的跳變。點(diǎn)擊操作欄上的 按鈕讓它多運(yùn)行一會就可以了，暫停時(shí)點(diǎn)擊 按鈕。另外可將Objects窗口中的信號通過右鍵選擇加入到仿真窗口中以方便觀測。4 綜合 （1）將Design窗口中的View項(xiàng)切換為Implementation，然后選中頂層文件，在下面的Processes窗口中就會出現(xiàn)綜合實(shí)現(xiàn)的工具選項(xiàng)。這里雙擊Synthesize – XST就開始運(yùn)行綜合了。圖12 綜合在hierarchy 窗口選中l(wèi)ed，可以看到processes 窗口中的綜合、配置等選項(xiàng)。雙擊check syntax 檢查verilig 文件有誤語法錯(cuò)誤。若沒有，會出現(xiàn)綠色的勾，有警告會出現(xiàn)嘆號，有錯(cuò)誤會出現(xiàn)紅色的叉。雙擊synthesize 開始綜合 綜合過程中出現(xiàn)的各種警告或是錯(cuò)誤報(bào)告會出現(xiàn)在Console窗口中，綜合完成后狀態(tài)顯示為 ，雙擊Errors and Warnings中的 就可以打開綜合報(bào)告。 雙擊View RTL Schematic，打開設(shè)計(jì)綜合后的RTL級視圖。雙擊后會彈出下圖所示的對話框，第一個(gè)是打開一個(gè)窗口文件管理向?qū)?，第二個(gè)是直接進(jìn)入頂層設(shè)計(jì)的瀏覽。默認(rèn)為第二個(gè)，點(diǎn)擊OK。圖13 設(shè)置RTL查看設(shè)置 下圖就是打開后能看到的頂層模塊視圖?？梢钥吹阶钔鈱拥妮斎牒洼敵鼋涌?，一般復(fù)雜一點(diǎn)的設(shè)計(jì)就可以同過頂層視圖來確定個(gè)模塊之間的端口是否正確連接。圖14 頂層模塊 雙擊頂層模塊就可進(jìn)入與之相應(yīng)的模塊內(nèi)部RTL視圖，在RTL級視圖里，可以清楚地看到每一條語句是被綜合工具綜合成了什么邏輯器件。核對一下是否是自己預(yù)想的邏輯電路。圖15 RTL級視圖 綜合
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