fpga設(shè)計(jì)流程指南(doc21)-流程管理(完整版)
【正文】 ................... 19 調(diào)用模塊的黑盒子（ Black box）方法 .............................. 19 參考 ...................................................................... 錯誤 !未定義書簽。 布局布線 邏輯綜合器 HDL 網(wǎng)表 （ list） 邏輯仿真器 測試數(shù)據(jù) 調(diào)用模塊的 行為仿真模型 測試程序 （ test bench） 邏輯綜合器 EDIF 網(wǎng)表 （ list） FPGA廠家工具 調(diào)用模塊的 綜合模型 設(shè)置布局布線約 束條件 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 第 10 頁 共 21 頁 后仿真（時序仿真） HDL 網(wǎng)表 （ list） SDF 文件 （標(biāo)準(zhǔn)延時格式） 測試數(shù)據(jù) 下載 /編程文件 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 第 11 頁 共 21 頁 2. Verilog HDL 設(shè)計(jì) 基于將來設(shè)計(jì)轉(zhuǎn)向 ASIC 的方便，本部門的設(shè)計(jì)統(tǒng)一采用Verilog HDL，但針對混合設(shè)計(jì)和混合仿真的趨勢，所有開發(fā)人員也應(yīng)能讀懂 VHDL。 ? 模塊名稱及其描述。 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 第 13 頁 共 21 頁 參數(shù)化設(shè)計(jì) 為了源代碼的可讀性和可移植性起見，不要在程序中直接寫特定數(shù)值，盡可能采用 `define 語句或 paramater 語句定義常數(shù)或參數(shù)。 （ 3） 各種嵌套語句尤其是 if...else 語句，必須嚴(yán)格的逐層縮進(jìn)對齊。建議采用類似下面的目錄結(jié)構(gòu)： （ 1） 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 第 15 頁 共 21 頁 （ 2） 3. 邏輯仿真 考慮到性能和易用性，首選的邏輯仿真器是 Mentor Graphics的 modelsim。（見下圖） 4. 邏輯綜合 目前可用的 FPGA 綜合工具有 Mentor Graphics 的 LeonardoSpectrum， Synplicity 的 Synplify 和 Synopsys 的 FPGA CompilerII/FPGA Express， LeonardoSpectrum 由于性能和速度最好，成為我們首選的綜合器， FPGA CompilerII/FPGA Express 由于可以和 Design Compiler 代碼兼容也可用。如有設(shè)計(jì) 包含 和 兩個模塊，當(dāng)只修改 的話，可以先單獨(dú)綜合 ，輸出其網(wǎng)表 ，編寫一個 b 模塊的黑盒子接口 ，每次修改 后只綜合 、 、 ，將綜合后的網(wǎng)表和 送去布線，可以節(jié)約綜合 b 模塊的時間。調(diào)用這 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 第 20 頁 共 21 頁 樣一個模塊需要這樣一個文件： （可由 Quartus 的MegaWizer Plugin Manager 產(chǎn)生），代碼如下： // module mult8x8 (dataa, datab, result)。b0), .result(result) )。 input [7:0] datab。 必須重視工具產(chǎn)生的警告信息 綜合工具對設(shè)計(jì)進(jìn)行處理可能會產(chǎn)生各種警告信息，有些是可以忽略的，但設(shè)計(jì)者應(yīng)該盡量去除，不去除必須確認(rèn)每條警告的含義，避免因此使設(shè)計(jì)的實(shí)現(xiàn)產(chǎn)生隱患。參考 [10]中有比較全面的討論。 （ 2） 對于周期較多的測試，為提高效率，盡可能采用程序語句來判斷響應(yīng)與 標(biāo)準(zhǔn)結(jié)果是否一致，給出成功或出錯標(biāo)志，而不是通過觀察波形來判斷。 參考 C 語言的資料 要形成良好的編程風(fēng)格，有許多細(xì)節(jié)需要注意，可以參考資料 [4]，雖然它是針對 C 語言的討論，但由于 Verilog HDL 和 C語言的形式非常近似
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