fpga設計流程指南(doc21)-流程管理-文庫吧資料
2024-08-26 08:56本頁面
【正文】 （ 1） 不要使用連續(xù)的空格來進行語句的對齊。 if (a == b) then ... a = ~a amp。 （ 2） 在表達式中插入空格，避免代碼擁擠，包括： 賦值符號兩邊要有空格； 雙目運算符兩邊要有空格； 單目運算符和操作數(shù)之間可沒有空格， 示例如下： a = b。 中國最龐大的下資料庫 (整理 . 版權歸原作者所有 ) 第 13 頁 共 21 頁 參數(shù)化設計 為了源代碼的可讀性和可移植性起見，不要在程序中直接寫特定數(shù)值，盡可能采用 `define 語句或 paramater 語句定義常數(shù)或參數(shù)。 （ 2） 采用有意義的、能反映對象特征、作用和性質(zhì)的單詞命名標識符，以增強程序的可讀性。 （ 2） 為醒目起見，常數(shù)（ `define 定義） /參數(shù)（ parameter 定義）采用大寫字母。 請參考標準示例程序 [3]。 ? 模塊名稱及其描述。 ? 所屬項目。 ? 作者。 編程風格（ Coding Style）要求 文件 （ 1） 每個模塊（ module）一般應存在于單獨的源文件中，通常源文件名與所包含模塊名相同。 布局布線 邏輯綜合器 HDL 網(wǎng)表 （ list） 邏輯仿真器 測試數(shù)據(jù) 調(diào)用模塊的 行為仿真模型 測試程序 （ test bench） 邏輯綜合器 EDIF 網(wǎng)表 （ list） FPGA廠家工具 調(diào)用模塊的 綜合模型 設置布局布線約 束條件 中國最龐大的下資料庫 (整理 . 版權歸原作者所有 ) 第 10 頁 共 21 頁 后仿真（時序仿真） HDL 網(wǎng)表 （ list） SDF 文件 （標準延時格式） 測試數(shù)據(jù) 下載 /編程文件 中國最龐大的下資料庫 (整理 . 版權歸原作者所有 ) 第 11 頁 共 21 頁 2. Verilog HDL 設計 基于將來設計轉向 ASIC 的方便，本部門的設計統(tǒng)一采用Verilog HDL，但針對混合設計和混合仿真的趨勢，所有開發(fā)人員也應能讀懂 VHDL。 邏輯綜合 RTL 代碼 邏輯仿真器 RTL 代碼 調(diào)用模塊的 行為仿真模型 測試數(shù)據(jù) 調(diào)用模塊的 黑盒子接口 設置綜合目標和約束條件 測試程序 （ test bench） 中國最龐大的下資料庫 (整理 . 版權歸原作者所有 ) 第 8 頁 共 21 頁 說明： “調(diào)用模塊的黑盒子接口”的導入，是由于 RTL 代碼調(diào)用了一些外部 模塊，而這些外部模塊不能被綜合或無需綜合，但邏輯綜合器需要其接口的定義來檢查邏輯并保留這些模塊的接口。 ? FPGA 廠家工具指的是如 Altera 的 Max+PlusII、 QuartusII，Xilinx 的 Foundation、 Alliance、 等。 中國最龐大的下資料庫 (整理 . 版權歸原作者所有 ) 第 5 頁 共 21 頁 1. 基于 HDL 的 FPGA 設計流程概述 設計流程圖 （ 1）設計定義 （ 2） HDL 實現(xiàn) （ 3）功能仿真 （ 4）邏輯綜合 （ 5）前仿真 （ 6）布局布線 邏輯仿真器 邏輯綜合器 FPGA廠家工具 邏輯仿真器 中國最龐大的下資料庫 (整理 . 版權歸原作者所有 ) 第 6 頁 共 21 頁 說明： ? 邏輯仿真器主要指 modelsim， VerilogXL 等。 中國最大的資料庫下載 目 錄 1. 基于 HDL
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