13fpga的設(shè)計(jì)流程-文庫(kù)吧資料
2025-03-12 07:35本頁(yè)面
【正文】 編譯報(bào)告欄，它包含了怎樣將一個(gè)設(shè)計(jì)放到一個(gè)器件中的所有信息，如器件使用統(tǒng)計(jì)、編譯設(shè)置、底層顯示、器件資源利用率，狀態(tài)機(jī)的實(shí)現(xiàn)、方程式、延時(shí)分析結(jié)果和 CPU使用資源等。在狀態(tài)欄中將顯示編譯進(jìn)度的百分比和每階段所花費(fèi)時(shí)間，編譯的結(jié)果在編譯報(bào)告欄中自動(dòng)更新，編譯完后的結(jié)果將顯示。 （ 2）資源分配 ? 設(shè)計(jì)人員可以將自己設(shè)計(jì)中的部分邏輯分配到器件資源的特定位置，如可將模塊設(shè)計(jì)文件（． bdf）中的某一模塊的邏輯分配到器件特定的 MegaLAB行中，MegaLAB是 APEX器件的大規(guī)模結(jié)構(gòu)。對(duì)一個(gè)新建項(xiàng)目軟件創(chuàng)建缺省的編譯設(shè)置，用戶(hù)可以通過(guò)指定編譯設(shè)置選項(xiàng)來(lái)創(chuàng)建用戶(hù)的編譯設(shè)置，以后可以直接調(diào)用該編譯設(shè)置。編譯器生成的編程文件可用 Quartus編程器或其它工業(yè)標(biāo)準(zhǔn)編程器對(duì) Altera器件進(jìn)行編程或配置。設(shè)計(jì)人員能指示編譯器應(yīng)用許多技術(shù)，如定時(shí)驅(qū)動(dòng)編譯，增加設(shè)計(jì)速度及優(yōu)化器件資源的利用率。 2. 設(shè)計(jì)項(xiàng)目的編譯 ? Quartus Ⅱ 編譯器的功能包括設(shè)計(jì)錯(cuò)誤檢查、邏輯綜合、 Altera適配器件以及為仿真、定時(shí)分析和器件編程產(chǎn)生輸出文件。第三方 EDA工具編輯的標(biāo)準(zhǔn)格式文件，如 EDIF、 HDL、VQM。 圖 基于 QuartusⅡ 的設(shè)計(jì)流程 1. 設(shè)計(jì)輸入 ? Quartus Ⅱ 支持多種設(shè)計(jì)輸入方法。 ? Quartus Ⅱ Altera的 APEX 20KE、 APEX 20KC、 APEX Ⅱ 、 ? ARM的 Excalibur嵌入處理器方案、 Mercury、Stratix、 FLEX10KE和 ACEXIK之外，還支持MAX3000A、 MAX7000系列乘積項(xiàng)器件。 基于 QuartusⅡ 的設(shè)計(jì)流程 ? Quartus Ⅱ 是 Altera 繼 MAX＋ plusⅡ 之后提供的 FPGA／ CPLD開(kāi)發(fā)集成環(huán)境。其中設(shè)計(jì)仿真又分為功能仿真、時(shí)序仿真和多器件仿真。 ? ⑦生成編程文件。 ? ⑤多器件劃分。 ? ③定時(shí)驅(qū)動(dòng)編譯。消息處理器可自動(dòng)定位編譯過(guò)程中發(fā)現(xiàn)的錯(cuò)誤，編譯器還可優(yōu)化設(shè)計(jì)文件。 ? MAX＋ plusⅡ 具有原理圖輸入與符號(hào)編輯、硬件描述語(yǔ)言輸入、波形設(shè)計(jì)輸入、平面圖編輯、層次設(shè)計(jì)輸入多種設(shè)計(jì)輸入方法。 ? 圖 基于 MAX十 plusⅡ 的設(shè)計(jì)流程 設(shè)計(jì)輸入 （圖形編輯器，文本編輯器，符號(hào)編輯器，波形編輯器） 項(xiàng)目處理 （網(wǎng)表提取器，數(shù)據(jù)庫(kù)， 邏輯綜合器，適配器） 項(xiàng)目校驗(yàn) （仿真器，時(shí)間分析器） 器件編程 （編程器） 1. 設(shè)計(jì)輸入 ? MAX＋ plusⅡ 軟件的設(shè)計(jì)文件可以來(lái)自 MAX＋plusⅡ 設(shè)計(jì)輸入工具或各種工業(yè)標(biāo)準(zhǔn)的 EDA設(shè)計(jì)輸入工具。在 MAX＋ plusⅡ 上可以完成 FPGA的整個(gè)設(shè)計(jì)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。對(duì)于支持 JTAG技術(shù)，具有邊界掃描測(cè)試BST（ BandaryScan Testing）能力和在線編程能力的器件來(lái)說(shuō)，測(cè)試起來(lái)就更加方便。在線可編程的 PLD器件不需要專(zhuān)門(mén)的編程器，只要一根編程下載電纜就可以了。普通的EPLD／ CPLD器件和一次性編程的 FPGA需要專(zhuān)用的編程器完成器件的編程工作。對(duì)于 FPGA來(lái)說(shuō)，是產(chǎn)生位流數(shù)據(jù)文件（ Bitstream Generation），然后將編程數(shù)據(jù)放到對(duì)應(yīng)的具體可編程器件中去。 6．器件編程測(cè)試 ? 時(shí)序仿真完成后，軟件就可產(chǎn)生供器件編程使用的數(shù)據(jù)文件。由于不同器件的內(nèi)部延時(shí)不一樣，不同的布局布線方案也給延時(shí)造成不同的影響，因此在設(shè)計(jì)處理以后，對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能，以及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)等是非常有必要的。布線以后軟件自動(dòng)生成報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況等信息。分割可全自動(dòng)、部
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