華為fpga設(shè)計(jì)流程指南詳介-文庫(kù)吧資料
2025-04-14 13:52本頁(yè)面
【正文】 觀察波形來(lái)判斷。建議采用類似下面的目錄結(jié)構(gòu)：（1）designsrc（源代碼）syn（綜合）sim（仿真）par(布局布線)（2）designver1ver2src（源代碼）syn（綜合）sim（仿真）par(布局布線)src（源代碼）syn（綜合）sim（仿真）par(布局布線)3. 邏輯仿真 考慮到性能和易用性，首選的邏輯仿真器是Mentor Graphics的modelsim。 學(xué)習(xí)設(shè)計(jì)的模塊劃分請(qǐng)參考[8]。 可綜合設(shè)計(jì) 用HDL實(shí)現(xiàn)電路，設(shè)計(jì)人員對(duì)可綜合風(fēng)格的RTL描述的掌握不僅會(huì)影響到仿真和綜合的一致性，也是邏輯綜合后電路可靠性和質(zhì)量好壞最主要的因素，對(duì)此應(yīng)當(dāng)予以充分的重視。 參考C語(yǔ)言的資料 要形成良好的編程風(fēng)格，有許多細(xì)節(jié)需要注意，可以參考資料[4]，雖然它是針對(duì)C語(yǔ)言的討論，但由于Verilog HDL和C語(yǔ)言的形式非常近似，所以里面提到的很多原則都是可以借鑒的。（3） 各種嵌套語(yǔ)句尤其是if...else語(yǔ)句，必須嚴(yán)格的逐層縮進(jìn)對(duì)齊。 對(duì)齊和縮進(jìn)（1） 不要使用連續(xù)的空格來(lái)進(jìn)行語(yǔ)句的對(duì)齊。if (a == b) then ...a = ~a amp。（2） 在表達(dá)式中插入空格，避免代碼擁擠，包括：賦值符號(hào)兩邊要有空格；雙目運(yùn)算符兩邊要有空格；單目運(yùn)算符和操作數(shù)之間可沒(méi)有空格，示例如下：a = b。 參數(shù)化設(shè)計(jì) 為了源代碼的可讀性和可移植性起見(jiàn)，不要在程序中直接寫(xiě)特定數(shù)值，盡可能采用`define語(yǔ)句或paramater語(yǔ)句定義常數(shù)或參數(shù)。（2） 采用有意義的、能反映對(duì)象特征、作用和性質(zhì)的單詞命名標(biāo)識(shí)符，以增強(qiáng)程序的可讀性。（2） 為醒目起見(jiàn)，常數(shù)（`define定義）/參數(shù)（parameter定義）采用大寫(xiě)字母。請(qǐng)參考標(biāo)準(zhǔn)示例程序[3]。l 模塊名稱及其描述。l 所屬項(xiàng)目。l 作者。 編程風(fēng)格（Coding Style）要求 文件（1） 每個(gè)模塊（module）一般應(yīng)存在于單獨(dú)的源文件中，通常源文件名與所包含模塊名相同。 布局布線邏輯綜合器設(shè)置布局布線約束條件FPGA廠家工具EDIF網(wǎng)表（netlist）調(diào)用模塊的綜合模型SDF文件（標(biāo)準(zhǔn)延時(shí)格式）HDL網(wǎng)表（netlist）下載/編程文件 后仿真（時(shí)序仿真）測(cè)試數(shù)據(jù)SDF文件（標(biāo)準(zhǔn)延時(shí)格式）FPGA
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