fpga設計流程指南-文庫吧資料
2025-04-13 05:44本頁面
【正文】 致，給出成功或出錯標志，而不是通過觀察波形來判斷。建議采用類似下面的目錄結構：（1）designsrc（源代碼）syn（綜合）sim（仿真）par(布局布線)（2）designver1ver2src（源代碼）syn（綜合）sim（仿真）par(布局布線)src（源代碼）syn（綜合）sim（仿真）par(布局布線)3. 邏輯仿真 考慮到性能和易用性，首選的邏輯仿真器是Mentor Graphics的modelsim。 學習設計的模塊劃分請參考[8]。 可綜合設計 用HDL實現(xiàn)電路，設計人員對可綜合風格的RTL描述的掌握不僅會影響到仿真和綜合的一致性，也是邏輯綜合后電路可靠性和質量好壞最主要的因素，對此應當予以充分的重視。 參考C語言的資料 要形成良好的編程風格，有許多細節(jié)需要注意，可以參考資料[4]，雖然它是針對C語言的討論，但由于Verilog HDL和C語言的形式非常近似，所以里面提到的很多原則都是可以借鑒的。（3） 各種嵌套語句尤其是if...else語句，必須嚴格的逐層縮進對齊。 對齊和縮進（1） 不要使用連續(xù)的空格來進行語句的對齊。if (a == b) then ...a = ~a amp。（2） 在表達式中插入空格，避免代碼擁擠，包括：賦值符號兩邊要有空格；雙目運算符兩邊要有空格；單目運算符和操作數(shù)之間可沒有空格，示例如下：a = b。 參數(shù)化設計 為了源代碼的可讀性和可移植性起見，不要在程序中直接寫特定數(shù)值，盡可能采用`define語句或paramater語句定義常數(shù)或參數(shù)。（2） 采用有意義的、能反映對象特征、作用和性質的單詞命名標識符，以增強程序的可讀性。（2） 為醒目起見，常數(shù)（`define定義）/參數(shù)（parameter定義）采用大寫字母。請參考標準示例程序[3]。l 模塊名稱及其描述。l 所屬項目。l 作者。 編程風格（Coding Style）要求 文件（1） 每個模塊（module）一般應存在于單獨的源文件中，通常源文件名與所包含模塊名相同。 布局布線邏輯綜合器設置布局布線約束條件FPGA廠家工具EDIF網(wǎng)表（netlist）調用模塊的綜合模型SDF文件（標準延時格式）HDL網(wǎng)表（netlist）下載/編程文件 后仿真（時序仿真）測試數(shù)據(jù)
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