fpga設(shè)計(jì)流程指南(doc21)-流程管理(參考版)
2024-08-22 08:56本頁面
【正文】 b0), .result(result) )。b0), .clken (139。 // exemplar translate_off // synopsys translate_off lpm_mult lpm_mult_ponent( .dataa (dataa), .datab (datab), .aclr (139。 input [7:0] datab。調(diào)用這 中國(guó)最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 第 20 頁 共 21 頁 樣一個(gè)模塊需要這樣一個(gè)文件： （可由 Quartus 的MegaWizer Plugin Manager 產(chǎn)生），代碼如下： // module mult8x8 (dataa, datab, result)。 二是方便代碼的移植，由于廠家提供的模塊或第三方提供的IP 通常都是與工藝有關(guān)的，直接在代碼中調(diào)用的話將不利于修改，影響代碼移植。 調(diào)用模塊的黑盒子（ Black box）方法 使用黑盒子方法的原因主要有兩點(diǎn)： 一是 HDL代碼中調(diào)用了一些 FPGA廠家提供的模塊（如 Altera的 LPM 模塊）或第三方提供的 IP，這些模塊不需要綜合，而且有些綜合器也不能綜合（如 FPGA CompilerII/FPGA Express 可以綜合包含 LPM 的代碼而 LeonardoSpectrum 不能）。 必須重視工具產(chǎn)生的警告信息 綜合工具對(duì)設(shè)計(jì)進(jìn)行處理可能會(huì)產(chǎn)生各種警告信息，有些是可以忽略的，但設(shè)計(jì)者應(yīng)該盡量去除，不去除必須確認(rèn)每條警告的含義，避免因此使設(shè)計(jì)的實(shí)現(xiàn)產(chǎn)生隱患。如有設(shè)計(jì) 包含 和 兩個(gè)模塊，當(dāng)只修改 的話，可以先單獨(dú)綜合 ，輸出其網(wǎng)表 ，編寫一個(gè) b 模塊的黑盒子接口 ，每次修改 后只綜合 、 、 ，將綜合后的網(wǎng)表和 送去布線，可以節(jié)約綜合 b 模塊的時(shí)間。 大規(guī)模設(shè)計(jì)的綜合 ? 分塊綜合 當(dāng)設(shè) 計(jì)規(guī)模很大時(shí)，綜合也會(huì)耗費(fèi)很多時(shí)間。 當(dāng)出現(xiàn)綜合結(jié)果不能滿足約束條件時(shí)，不要急于修改設(shè)計(jì)源文件，應(yīng)當(dāng)通過綜合器提供的時(shí)序和面積分析命令找出關(guān)鍵所在，然后更改綜合控制或修改代碼。參考 [10]中有比較全面的討論。（見下圖） 4. 邏輯綜合 目前可用的 FPGA 綜合工具有 Mentor Graphics 的 LeonardoSpectrum， Synplicity 的 Synplify 和 Synopsys 的 FPGA CompilerII/FPGA Express， LeonardoSpectrum 由于性能和速度最好，成為我們首選的綜合器， FPGA CompilerII/FPGA Express 由于可以和 Design Compiler 代碼兼容也可用。具體做法如下（以 20KE 門級(jí)庫為例）： 1 ： 在 某個(gè) 工作 目 錄下 新建 一庫 名 apex20ke ，將 中國(guó)最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 第 17 頁 共 21 頁 編譯到其中。 （ 4） 仿真器支持幾乎所有的 Verilog HDL 語法，而不僅僅是常用的 RTL 的描述，應(yīng)當(dāng)利用這一點(diǎn)使測(cè)試程序盡可能簡(jiǎn)潔、清楚，篇幅長(zhǎng)的要盡量采用 task 來描述。 （ 2） 對(duì)于周期較多的測(cè)試，為提高效率，盡可能采用程序語句來判斷響應(yīng)與 標(biāo)準(zhǔn)結(jié)果是否一致，給出成功或出錯(cuò)標(biāo)志，而不是通過觀察波形來判斷。建議采用類似下面的目錄結(jié)構(gòu)： （ 1） 中國(guó)最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 第 15 頁 共 21 頁 （ 2） 3. 邏輯仿真 考慮到性能和易用性，首選的邏輯仿真器是 Mentor Graphics的 modelsim。 學(xué)習(xí)設(shè)計(jì)的模塊劃分請(qǐng)參考 [8]。 可綜合設(shè)計(jì) 用 HDL 實(shí)現(xiàn)電路，設(shè)計(jì)人員對(duì)可綜合風(fēng)格的 RTL 描述的掌握不僅會(huì)影響到仿真和綜合的一致性，也是邏輯綜合后電路可靠性和質(zhì)量好壞最主要的因素，對(duì)此應(yīng)當(dāng)予以充分的重視。 參考 C 語言的資料 要形成良好的編程風(fēng)格，有許多細(xì)節(jié)需要注意，可以參考資料 [4]，雖然它是針對(duì) C 語言的討論，但由于 Verilog HDL 和 C語言的形式非常近似，所以里面提到的很多原則都是可以 借鑒的。 （ 3） 各種嵌套語句尤其是 if...else 語句，必須嚴(yán)格的逐層縮進(jìn)對(duì)齊。 對(duì)齊和縮進(jìn)
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