fpga設(shè)計(jì)流程(參考版)
2025-08-07 10:29本頁面
【正文】 在數(shù)字系統(tǒng)設(shè)計(jì)的今天，利用多種EDA工具進(jìn)行處理，同時使用FPGA快速設(shè)計(jì)專用系統(tǒng)或作為檢驗(yàn)手段已經(jīng)成為數(shù)字系統(tǒng)設(shè)計(jì)中不可或缺的一種方式，了解并熟悉其設(shè)計(jì)流血應(yīng)成為現(xiàn)今電子工程師的一種必備知識?？梢岳貌季€工具Foundation Series選用具體器件（如Virtex系列器件）進(jìn)行布局布線加以實(shí)現(xiàn)，也可以使用布線工具Quartus選用Apex20ke系列器件進(jìn)行布局布線加以實(shí)現(xiàn)，同時輸出相應(yīng)的VHDL或Verilog HDL格式，以便在Modelsim下進(jìn)行仿真。使用FPGA Compiler II進(jìn)行綜合后可以導(dǎo)出EDIF網(wǎng)絡(luò)。在綜合階段，應(yīng)利用設(shè)計(jì)指定的約束文件將RTL級設(shè)計(jì)功能實(shí)現(xiàn)并優(yōu)化到具有相等功能且具有單元延時（但不含時序信息）的基本器件中，如觸發(fā)器、邏輯門等，得到的結(jié)果是功能獨(dú)立于FPGA的網(wǎng)表。除網(wǎng)表外，還需要布局布線輸出的標(biāo)準(zhǔn)延時文件（sdf），將sdf文件加入仿真可以在窗口化界面設(shè)置加入，或通過激勵指定。因此，在Modelsim下進(jìn)行仿真，需要設(shè)置廠家?guī)煨畔?。此網(wǎng)表是由針對特定FPGA器件的基本單元組成的。代碼覆蓋分析可以使設(shè)計(jì)者確切知道在測試臺上正在進(jìn)行的代碼位置，以方便設(shè)計(jì)者調(diào)試。性能分析在程序代碼執(zhí)行過程中可以分析出各部分代碼執(zhí)行時占用整個執(zhí)行時間的百分率。組模式方式類似批處理方式，可以連續(xù)執(zhí)行事先在文件中寫好的多個執(zhí)行命令，這對重新仿真或重復(fù)執(zhí)行多個命令特別有效。將FPGA設(shè)計(jì)（以HDL方式）輸入后進(jìn)行編譯即可進(jìn)行前仿真，其最新版本Modelsim SE/Plus HDL混合仿真。在門級仿真階段，由于已經(jīng)針對具體的FPGA廠家技術(shù)進(jìn)行了功能級仿真，因此可以通過布局布線得到標(biāo)準(zhǔn)延格式下的時序信息進(jìn)行門級仿真。測試臺的產(chǎn)生可以直接使用文本編程得到，也可以使用圖形化工具輸入，再由軟件翻譯為HDL格式，例如使用HDL Bencher軟件利用其良好的波形輸入界面輸入測試激勵，再由其自動轉(zhuǎn)化為HDL格式而得到。此測試臺可以在整個FPGA流程中進(jìn)行仿真驗(yàn)證（RTL級、功能級、時序門級）。從圖3中可以看到有三處可以由Modelsim進(jìn)行仿真：第一處是寄存器傳輸級（RTL）仿真，此級仿真是對設(shè)計(jì)的語法和基本功能進(jìn)行驗(yàn)證（不含時序信息）；第二處是針對特定的FPGA廠有技術(shù)的仿真，此級偽真是在綜合后、實(shí)現(xiàn)前而進(jìn)行的功能級仿真，功能級仿真一般驗(yàn)證綜合后是否可以得到設(shè)計(jì)者所需要的正確功能；第三處仿真是門級仿真，此級仿真是針對門級時序進(jìn)行的仿真，門級仿真體現(xiàn)出由于布局布線而產(chǎn)生的實(shí)際延時。近年來出現(xiàn)的圖形化HDL
醫(yī)療健康相關(guān)推薦
鄂ICP備17016276號-1