fpga設(shè)計(jì)流程指南(參考版)
2025-04-10 05:44本頁(yè)面
【正文】 b0), .result (result) )。b0), .clken (139。// exemplar translate_off// synopsys translate_offlpm_mult lpm_mult_ponent( .dataa (dataa), .datab (datab), .aclr (139。input [7:0] datab。調(diào)用這樣一個(gè)模塊需要這樣一個(gè)文件：（可由Quartus的MegaWizer Plugin Manager產(chǎn)生），代碼如下：// module mult8x8 (dataa, datab, result)。 二是方便代碼的移植，由于廠家提供的模塊或第三方提供的IP通常都是與工藝有關(guān)的，直接在代碼中調(diào)用的話將不利于修改，影響代碼移植。 調(diào)用模塊的黑盒子（Black box）方法 使用黑盒子方法的原因主要有兩點(diǎn)： 一是HDL代碼中調(diào)用了一些FPGA廠家提供的模塊（如Altera的LPM模塊）或第三方提供的IP，這些模塊不需要綜合，而且有些綜合器也不能綜合（如FPGA CompilerII/FPGA Express可以綜合包含LPM的代碼而LeonardoSpectrum不能）。 必須重視工具產(chǎn)生的警告信息 綜合工具對(duì)設(shè)計(jì)進(jìn)行處理可能會(huì)產(chǎn)生各種警告信息，有些是可以忽略的，但設(shè)計(jì)者應(yīng)該盡量去除，不去除必須確認(rèn)每條警告的含義，避免因此使設(shè)計(jì)的實(shí)現(xiàn)產(chǎn)生隱患。如有設(shè)計(jì) 包含 ，、可以節(jié)約綜合b模塊的時(shí)間。 大規(guī)模設(shè)計(jì)的綜合l 分塊綜合 當(dāng)設(shè)計(jì)規(guī)模很大時(shí)，綜合也會(huì)耗費(fèi)很多時(shí)間。 當(dāng)出現(xiàn)綜合結(jié)果不能滿足約束條件時(shí)，不要急于修改設(shè)計(jì)源文件，應(yīng)當(dāng)通過(guò)綜合器提供的時(shí)序和面積分析命令找出關(guān)鍵所在，然后更改綜合控制或修改代碼。參考[10]中有比較全面的討論。（見(jiàn)下圖） 4. 邏輯綜合 目前可用的FPGA綜合工具有Mentor Graphics 的 LeonardoSpectrum，Synplicity的Synplify和Synopsys 的FPGA CompilerII/FPGA Express，LeonardoSpectrum由于性能和速度最好，成為我們首選的綜合器，F(xiàn)PGA CompilerII/FPGA Express由于可以和Design Compiler代碼兼容也可用。具體做法如下（以20KE門級(jí)庫(kù)為例）： 1：在某個(gè)工作目錄下新建一庫(kù)名 apex20ke。（4） 仿真器支持幾乎所有的Verilog HDL語(yǔ)法，而不僅僅是常用的RTL的描述，應(yīng)當(dāng)利用這一點(diǎn)使測(cè)試程序盡可能簡(jiǎn)潔、清楚，篇幅長(zhǎng)的要盡量采用task來(lái)描述。（2） 對(duì)于周期較多的測(cè)試，為提高效率，盡可能采用程序語(yǔ)句來(lái)判斷響應(yīng)與標(biāo)準(zhǔn)結(jié)果是否一
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