13fpga的設(shè)計流程(參考版)
2025-03-10 07:35本頁面
【正文】 演講完畢，謝謝觀看！ 。 ? 針對不同的器件類型和應(yīng)用場合， Xilinx公司為其 FPGA系列產(chǎn)品提供了 JTAG模式、 Parallel模式、 Master Serial模式、 Slave Serial模式等多種下載配置模式。多數(shù)情況下，時序仿真驗證的結(jié)果基本上與實際電路的工作結(jié)果相一致。 5. 時序仿真 ? 在高速 FPGA設(shè)計過程中，時序仿真是必不可少的仿真驗證形式。時間參數(shù)提取的輸入文件包括 NCD和 PCF（可選）文件。 PAR文件主要包括布局布線的命令行參數(shù)、布局布線中出現(xiàn)的錯誤和警告、目標(biāo)設(shè)計占用的資源、未布線網(wǎng)絡(luò)、網(wǎng)絡(luò)時序信息等內(nèi)容。布局布線的輸入文件包括NCDJCF和 NCD（可選）模板文件，輸出文件包括NCD、 DLY、 PAD和 PAR文件。 MRP文件中主要包括映射的命令行參數(shù)、目標(biāo)設(shè)計占用的邏輯資源、映射過程中出現(xiàn)的錯誤和警告、優(yōu)化過程中刪除的邏輯、目標(biāo)設(shè)計占用的 IOB資源等內(nèi)容。映射的輸入文件包括 NGD、NMC、 NCD（可選）和 MFP（可選）文件，輸出文件包括 NCD、 PCF、 NGM和 MRP文件。轉(zhuǎn)換可以接受的設(shè)計文件包括EDN、 EDF、 EDIF和 SEDIF文件，轉(zhuǎn)換的約束文件包括 UCF、 NCF、 NMC和 N GC文件。 4. 實現(xiàn) ? 在 ISE系列軟件中， FPGA設(shè)計的實現(xiàn)主要包括 : ? 轉(zhuǎn)換（ Translate）、 ? 映射（ Map）、 ? 布局布線（ Place＆ Route） ? 時間參數(shù)提?。?Timing） （ 1）轉(zhuǎn)換（ Translate） ? 在轉(zhuǎn)換過程中，多個設(shè)計文件和約束文件將被合并為一個 NGD文件，并同時輸出 BLD文件。功能仿真的主要目的是驗證設(shè)計文件的邏輯功能是否正確，是否滿足設(shè)計要求。在 FPGA設(shè)計過程中，設(shè)計的綜合效果主要取決于設(shè)計者的設(shè)計風(fēng)格和綜合工具的綜合能力。硬件描述語言設(shè)計、原理圖設(shè)計和狀態(tài)圖設(shè)計具有不同的特點，適用于不同的場合，設(shè)計輸入方式特性比照表如表 。 ? 基于 ISE的設(shè)計流程如圖 ，主要包括設(shè)計輸入、功能仿真、綜合、實現(xiàn)、時序仿真和下載配置等幾個步驟。目前， ISE系列軟件的最高版本是 ，包括 ISE Foundation、 ISE Alliance、 ISE WebPACK和 ISE BaseX四種類型。配置模式包括被動串行配置和 JTAG等模式。 4. 器件編程 ? Quartus編程器可以配置 Altera公司的 APEX、 FLEX6000、 Mercury及基于 ARM／ MIPS的 Excalibur系列器件，并能校驗、測試和在配置前對空器件進行檢查。 ? ②支持 Testbench： Tcl/TK腳本文件； Verilog／VHDL Testbench。 （ 2）仿真 ? QuartusⅡ 支持多種仿真方法。 ? QuartusⅡ 生成的延時信息也可以以 VHDL，Verilog或標(biāo)準(zhǔn)延時文件（ SD）的格式輸出到第三方的 EDA工具中。不同類型的延時信息（請參考編譯部分），包括沒有布局布線的延時信息，經(jīng)過布局布線的延時信息及混合的樹狀層次型設(shè)計。 1）延時分析 ? QuartusⅡ 支持用戶對多個時鐘的延時分析，可以分析由不同時鐘控制的寄存器之間的延時，可以運用Slack進行分析。在進行新的資源分配前，設(shè)計人員可以回注在上次編譯過程中編譯器所作的任何分配，以確保后面的編譯具有相同的適配。在編譯平面圖中點擊邏輯單元，還可查看該邏輯單元的路由連接關(guān)系 （ 5） 分配邏輯到 ESB ? 設(shè)計人員可以使用映射選項技術(shù)，強制Quartus軟件將自己的邏輯設(shè)計在特殊的器件資源中實現(xiàn)，如 ESB（ Embedded System Block）。平面圖顯示了編譯器是怎樣將邏輯設(shè)計分配到 Altera器件中去的。 ? 編譯完后將產(chǎn)生一個
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