【正文】 1 基于 VHDL 的數(shù)字時(shí)鐘設(shè)計(jì) 學(xué)院：信息工程與自動(dòng)化 專業(yè)：通信工程 班級：通信 101 姓名：李紅 學(xué)號(hào)： 202010404133 成績： 日期： 2020 年 6 月 8 日 2 目錄 1 引言 ……………………………………………………………………………… 3 2 需求分析 ………………………………………………………………………… 3 3 相關(guān)知識(shí)介紹 EDA 概述 ………………………………………………………………… 3 VHDL 概述 VHDL 的特點(diǎn) …………… …………………………………………… 4 VHDL 的設(shè)計(jì)結(jié)構(gòu) …………………………………………………… 4 VHDL 的設(shè)計(jì)步驟 …………………………………………………… 5 4 數(shù)字鐘總體設(shè)計(jì)方案 數(shù)字鐘的總體設(shè)計(jì)方案………………………………………………… 5 數(shù)字鐘的 模塊 設(shè)計(jì)方案 ………………………………………………… 5 5 VHDL 程序設(shè)計(jì) 秒模塊設(shè)計(jì) ……………………………………………………………… 6 分模塊程序 ……………… ……………………………………………… 6 時(shí)模塊程序 ……………………………………………………………… 7 星期模塊程序 …………………………………………………………… 8 報(bào)時(shí)模塊程序 …………………………………………………………… 8 系統(tǒng)設(shè)計(jì) ………………………………………………………………… 8 6. 調(diào)試過程 秒模塊調(diào)試 ……………………………………………………………… 10 分模塊調(diào)試 ……………………………………………………………… 11 時(shí)模塊 調(diào)試 ……………………………………………………………… 11 星期模塊調(diào)試 …………………………………………………………… 11 報(bào)時(shí)模塊調(diào)試 …………………………………………………………… 12 系統(tǒng)總調(diào)試 ……………………………………………………………… 12 調(diào)試結(jié)論 ………………………………………………………………… 13 7 心得體會(huì) ……………………………………………………………………… 14 3 1 引言 隨著科學(xué)技術(shù)的迅猛發(fā)展 ,電子工業(yè)界經(jīng)歷了巨大的飛躍。集成電路的設(shè)計(jì)正 朝著速度快、性能高、容量大、體積小和微功耗的方向發(fā)展?；谶@種情況 ,可編程邏輯器件的出現(xiàn)和發(fā)展大大改變了傳統(tǒng)的系統(tǒng)設(shè)計(jì)方法?？删幊踢壿嬈骷拖鄳?yīng)的設(shè)計(jì)技術(shù)體現(xiàn)在三個(gè)主要方面 :一是可編程邏輯器件的芯片技術(shù) 。二是適用于可邏輯編程器件的硬件編程技術(shù) ,三是可編程邏輯器件設(shè)計(jì)的 EDA 開發(fā)工具 ,它主要用來進(jìn)行可編程邏輯器件應(yīng)用的具體實(shí)現(xiàn)。在本實(shí)驗(yàn)中采用了集成度較高的 FPGA 可編程邏輯器件 , 選用了 VHDL 硬件描述語言和 MAX + p lusⅡ開發(fā)軟件。 VHDL硬件描述語言在電子設(shè)計(jì)自動(dòng)化 ( EDA)中扮演著重要的角色 。由于采用了具有多層次描述系統(tǒng)硬件功能的能力的“自頂向下” ( Top Down)和基于庫 (L ibrary Based)的全新設(shè)計(jì)方法 ,它使設(shè)計(jì)師們擺脫了大量的輔助設(shè)計(jì)工作 ,而把精力集中于創(chuàng)造性的方案與概念構(gòu)思上 ,用新的思路來發(fā)掘硬件設(shè)備的潛力 ,從而極大地提高了設(shè)計(jì)效率 ,縮短 了產(chǎn)品的研制周期。 MAX + p lusⅡ是集成了編輯器、仿真工具、檢查 /分析工具和優(yōu)化/綜合工具的這些所有開發(fā)工具的一種集成的開發(fā)環(huán)境 ,通過該開發(fā)環(huán)境能夠很方便的檢驗(yàn)設(shè)計(jì)的仿真結(jié)果以及建立起與可編程邏輯器件的管腳之間對應(yīng)的關(guān) 系。 2 需求分析 現(xiàn)代社會(huì)的標(biāo)志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來越強(qiáng)，復(fù)雜程度越來越高，更新步伐越來越快。支撐信息電子產(chǎn)品高速發(fā)展的基礎(chǔ)就是微電子制造工藝水平的提高和電子產(chǎn)品設(shè)計(jì)開發(fā)技術(shù)的發(fā)展。前者以微細(xì)加工技術(shù)為代表，而后者的代表就是電子設(shè)計(jì)自動(dòng)化（ electronic design automatic,EDA）技術(shù)。 本設(shè)計(jì)采用的 VHDL是一種全方位的硬件描述語言，具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級三個(gè)不同層次的設(shè)計(jì)；支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混 合描述、覆蓋面廣、抽象能力強(qiáng)，因此在實(shí)際應(yīng)用中越來越廣泛。 ASIC 是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器。而 FPGA是特殊的 ASIC芯片，與其他的ASIC 芯片相比，它具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢測等優(yōu)點(diǎn)。 在控制系統(tǒng)中，鍵盤是常用的人機(jī)交換接口，當(dāng)所設(shè)置的功能鍵或數(shù)字鍵按下的時(shí)候，系統(tǒng)應(yīng)該完成該鍵所設(shè)置的功能。因此，鍵信息輸入是與軟件結(jié)構(gòu)密切相關(guān)的過程。根據(jù)鍵盤的結(jié)構(gòu)不同，采用不同的編碼方法。但無論有無編碼以及采用什么樣的編碼，最 后都要轉(zhuǎn)換成為相應(yīng)的鍵值，以實(shí)現(xiàn)按鍵功能程序的轉(zhuǎn)移。 鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。諸如定時(shí)自動(dòng)報(bào)警、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。因此，研究數(shù)字鐘及擴(kuò)大其應(yīng)用，有著非常現(xiàn)實(shí)的意義。 3 相關(guān)知識(shí)介紹 EDA 概述 20世紀(jì) 90年代，國際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技 術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如 CPLD、 FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù) 4 字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了 EDA技術(shù)的迅速發(fā)展。 EDA是電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation）的縮寫，在 20世紀(jì) 90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（ CAD）、計(jì)算機(jī)輔助制造（ CAM）、計(jì)算機(jī)輔助測試（ CAT）和計(jì)算 機(jī)輔助工程（ CAE）的概念發(fā)展而來的。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA 軟件平臺(tái)上，用硬件描述語言 HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。 這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促 進(jìn)了 EDA技術(shù)的迅速發(fā)展。 VHDL 概述 VHDL 的特點(diǎn) 硬件描述語言 HDL（ HardwareDescriptionLanguage）誕生于 1962年。 HDL 是用形式化的方法描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語言。主要用于描述離散電子系統(tǒng)的結(jié)構(gòu)和行為。與 SDL（ SoftwareDescriptionLanguage）相似，經(jīng)歷了從機(jī)器碼（晶體管和焊接）、匯編（網(wǎng)表）、到高級語言（ HDL）的過程。 VHDL 翻譯成中文就是超高速集成電路硬件描述語言 ,他誕生于 1982 年。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言。 1987年底， VHDL被 IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。自 IEEE公布了 VHDL的標(biāo)準(zhǔn)版本， IEEE1076（簡稱 87版）之后，各 EDA公司相繼推出了自己的 VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL接口。此后 VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。 1993年， IEEE對 VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL， (即 IEEE 標(biāo)準(zhǔn)的10761993版本 )主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中?，F(xiàn)在， VHDL和 Verilog作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中， VHDL 于 Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 目前，它在中國的應(yīng)用多數(shù)是用 FPGA/CPLD/EPLD的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計(jì) ASIC。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句 外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級語言。 VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分，及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 的設(shè)計(jì)結(jié)構(gòu) VHDL 描述數(shù)字電路系統(tǒng)設(shè)計(jì)的行為、功能、輸入和輸出。它在 語法上與現(xiàn)代編程語言相似，但包含了許多與硬件有特殊關(guān)系的結(jié)構(gòu)。 VHDL將一個(gè)設(shè)計(jì)稱為一個(gè)實(shí)體 Entity（元件、電路或者系統(tǒng)），并且將它分成外部的可見部分（實(shí)體名、連接）和內(nèi)部的隱藏部分（實(shí)體算法、實(shí)現(xiàn)）。當(dāng)定義了一個(gè)設(shè)計(jì)的實(shí)體之后，其他實(shí)體可以利用該實(shí)體，也可以開發(fā)一個(gè)實(shí)體庫。所以，內(nèi)部和外部的概念對系統(tǒng) 5 設(shè)計(jì)的 VHDL是十分重要的。 外部的實(shí)體名或連接由實(shí)體聲明 Entity 來描述。而內(nèi)部的實(shí)體算法或?qū)崿F(xiàn)則由結(jié)構(gòu)體Architecture 來描述。結(jié)構(gòu)體可以包含相連的多個(gè)進(jìn)程 process 或者組建 ponent等其他并行結(jié)構(gòu)。需要說明的是，它們在硬件中都是并行運(yùn)行的。 VHDL 的設(shè)計(jì)步驟 采用 VHDL的系統(tǒng)設(shè)計(jì)，一般有以下 6個(gè)步驟。 1）要求的功能模塊劃分； 2） VHDL的設(shè)計(jì)描述（設(shè)計(jì)輸入）； 3）代碼仿真模擬（前仿真）； 4）計(jì)綜合、優(yōu)化和布局布線； 5）布局布線后的仿真模擬（后仿真）； 6）設(shè)計(jì)的實(shí)現(xiàn)（下載到目標(biāo)器件）。 4 數(shù)字鐘設(shè)計(jì) 數(shù)字鐘的總體 設(shè)計(jì)方案 該數(shù)字鐘可以實(shí)現(xiàn) 3個(gè)功能：計(jì)時(shí)功能、整點(diǎn)報(bào)時(shí)功能和重置時(shí)間功能，因此有 3個(gè)子模塊：計(jì)時(shí)、報(bào)時(shí)（ alarm1）、重置時(shí)間 (s m h d1)。其中計(jì)時(shí)模塊有 4 部分構(gòu)成：秒計(jì)時(shí)器（ second1）、分計(jì)時(shí)器 (minute1)、時(shí)計(jì)時(shí)器 (hour1)和星期計(jì)時(shí)器 (day1)。 工作模式如圖： 數(shù)字鐘的 模塊 設(shè)計(jì)方案 秒計(jì)時(shí)器（ second1）是由一個(gè) 60進(jìn)制的計(jì)數(shù)器構(gòu)成的，具有清 0、置數(shù)和計(jì)數(shù)功能。其中 reset為清 0信號(hào)，當(dāng) reset為 0時(shí)，秒計(jì)時(shí)器清 0； set 為置數(shù)信號(hào)，當(dāng) set為 0時(shí)，秒計(jì)時(shí)器置數(shù)，置 s1的值。 clk為驅(qū)動(dòng)秒 計(jì)時(shí)器的時(shí)鐘， sec為秒計(jì)時(shí)器的輸出，ensec為秒計(jì)時(shí)器的進(jìn)位信號(hào)，作為下一級的時(shí)鐘輸入信號(hào)。 分計(jì)時(shí)器（ minute1）是由一個(gè) 60進(jìn)制的計(jì)數(shù)器構(gòu)成的，具有清 0、置數(shù)和計(jì)數(shù)功能。其中 reset為清 0信號(hào)，當(dāng) reset為 0時(shí)，分計(jì)時(shí)器清 0； set 為置數(shù)信號(hào)，當(dāng) set動(dòng)態(tài)顯示電路 計(jì)時(shí)器 秒計(jì)時(shí)器 分計(jì)時(shí)器 時(shí)計(jì)時(shí)器 星期計(jì)時(shí)器 整點(diǎn)報(bào)時(shí) 重置時(shí)間 6 為 0時(shí)，分計(jì)時(shí)器置數(shù)，置 m1的值。 clkm為驅(qū)動(dòng)分計(jì)時(shí)器工作的時(shí)鐘，與 ensec相連接；min為分計(jì)時(shí)器的輸出； enmin為分計(jì)時(shí)器的進(jìn)位信號(hào)，作為下一級的時(shí)鐘輸入信號(hào)。 時(shí)計(jì)時(shí)器（ hour1）是由一個(gè) 24進(jìn)制的計(jì)數(shù) 器構(gòu)成的，具有清 0、置數(shù)和計(jì)數(shù)功能。其中 reset為清 0信號(hào)，當(dāng) reset為 0時(shí)，時(shí)計(jì)時(shí)器清 0； set 為置數(shù)信號(hào)，當(dāng) set為0時(shí)，時(shí)計(jì)時(shí)器置數(shù)，置 h1的值。 clkh為驅(qū)動(dòng)時(shí)計(jì)時(shí)器工作的時(shí)鐘，與 enmin相連接； hour為時(shí)計(jì)時(shí)器的輸出； enhour為時(shí)計(jì)時(shí)器的進(jìn)位信號(hào)，作為下一級的時(shí)鐘輸入信號(hào)。 星期計(jì)時(shí)器（ day1）是由一個(gè) 7 進(jìn)制的計(jì)數(shù)器構(gòu)成的，具有清 0、置數(shù)和計(jì)數(shù)功能。其中 reset為清 0信號(hào)，當(dāng) reset為 0時(shí)，星期計(jì)時(shí)器清 0； set 為置數(shù)信號(hào)，當(dāng) set為 0時(shí)，星期計(jì)時(shí)器置數(shù)，置 d1的值。 clkd為驅(qū)動(dòng)星期計(jì)時(shí)器工作的時(shí)鐘，與 enhour相連接； day為星期計(jì)時(shí)器的輸出。 報(bào)時(shí)模塊（ alarm1）的功能是當(dāng)整點(diǎn)（將 min作為該模塊的輸入信號(hào)， min=00）時(shí)， alarm輸出高電平，并且持續(xù) 1分鐘。 5 VHDL 實(shí)現(xiàn)各模塊 程序設(shè)計(jì) 秒模塊設(shè)計(jì) Library ieee。 Use 。 Use 。 Use 。 Entity second1 is Port(clk,set,reset