【正文】 1 基于 VHDL 的數(shù)字濾波器設(shè)計 一、概述 有限沖激響應(yīng)（ FIR）數(shù)字濾波器和無限沖激響應(yīng)（ IIR）數(shù)字濾波器廣泛應(yīng)用于數(shù)字信號處理系統(tǒng)中。 IIR 數(shù)字濾波器方便簡單，但它相位的非線性，要求采用全通網(wǎng)絡(luò)進行相位校正，且穩(wěn)定性難以保障。 FIR 濾波器具有很好的線性相位特性，使得它越來越受到廣泛的重視。 有限沖擊響應(yīng)（ FIR）濾波器的特點： 1 .既具有嚴格的線性相位，又具有任意的幅度； 2. FIR 濾波器的單位抽樣響應(yīng)是有限長的，因而濾波器性能穩(wěn)定； ，任何非因果有限長序列都能變成因果的有限長序列，因而能用因果系統(tǒng)來實現(xiàn)； 4 . FIR 濾波器由于單位沖擊響應(yīng)是有限長的，因而可用快速傅里葉變換 (FFT)算法來實現(xiàn)過濾信號，可大大提高運算效率。 5. FIR 也有利于對數(shù)字信號的處理，便于編程，用于計算的時延也小，這對實時的信號處理很重要。 6. FIR 濾波器比較大的缺點就是階次相對于 IIR 濾波器來說要大很多。 FIR 數(shù)字濾波器是一個線性時不變系統(tǒng)（ LTI）， N 階因果有限沖激響應(yīng)濾波器可以用傳輸函數(shù) H（ z）來描述， 0( ) ( )N kkH z h k z???? () 在時域中，上述有限沖激響應(yīng)濾波器的輸入輸出關(guān)系如下： 0[ ] [ ] [ ] [ ] [ ]Nky n x n h n x k h n k?? ? ? ?? () 其中， x[n]和 y[n]分別是輸入和輸出序列。 N 階有限沖激響應(yīng)濾波器要用 N＋ 1 個系數(shù)描述，通常要用 N+1 個乘法器和N 個兩輸入加法器來實現(xiàn)。乘法器的系數(shù)正好是傳 遞 函數(shù)的系數(shù)，因此這種結(jié)構(gòu)稱為直接型結(jié)構(gòu)，可通過式（ ）來實現(xiàn)，如圖 1。 圖 1 當沖擊響應(yīng)滿足下列條件時， FIR 濾波器具有對稱結(jié)構(gòu)，為線性相位濾波器： )1()( nNhnh ??? () 這種對稱性，可使得乘法器數(shù)量減半：對 n價濾波器，當 n 為偶數(shù)時，乘法 2 器的個數(shù)為 n/2 個；當 n 為奇數(shù)時，乘法器的個數(shù)為 (n+1)/2 個。在電路實現(xiàn)中，乘法器占用的邏輯單元數(shù)較多。乘法器的增加，意味著電路成本增加，另外對電路的工作速度也有影響。 N 階線性相位的因果 FIR 系統(tǒng)的單位沖激響應(yīng)濾波器可用對稱沖激響應(yīng) [ ] [ ]h n h N n??[ ] [ ]h n h N n?? () 或者反對稱沖激響應(yīng) [ ] [ ]h n h N n? ? ? [ ] [ ]h n h N n? ? ? () 來描述。 具有對稱沖激響應(yīng)的 FIR 傳輸函數(shù)的沖激響應(yīng)可寫成如下形式： 當 N 為偶數(shù)時 12() 200( ) [ ] [ ] ( ) ( )2N NNn n N nnnNH z h n z h n z z h z? ?? ? ? ???? ? ? ??? () 當 N 為奇數(shù)時 1 12()00( ) [ ] [ ] ( )NNn n N nnnH z h n z h n z z? ?? ? ? ???? ? ??? () 則 FIR 線性相位系統(tǒng)的結(jié)構(gòu)可轉(zhuǎn)化成如圖 2（ a）和圖 2（ b）所示。 圖 2（ a） N 為奇數(shù) 圖 2（ b） N 為偶數(shù) 二、設(shè)計方案 3 隨著數(shù)字技術(shù)日益廣泛的應(yīng)用，以現(xiàn)場可編程門陣列（ FPGA） 為代表的 ASIC器件得到了迅速普及和發(fā)展，器件集成度和速度都在高速 增 長。 FPGA 有著規(guī)整的內(nèi)部邏輯塊陣列和豐富的連線資源，特別適合細粒度和高并行度結(jié)構(gòu)特點的數(shù)字信號處理任務(wù)，如 FIR、 FFT 等。 濾波器的結(jié)構(gòu) FIR 濾波器的結(jié)構(gòu)主要是非遞歸結(jié)構(gòu)，沒有輸出到輸入的反饋。并且 FIR 濾波器很容易獲得嚴格的線性相位特性，避免被處理信號產(chǎn)生相位失真。而線性相位體現(xiàn)在時域中僅僅是 h(n)在時間上的延遲，這個特點在圖像信號處理、數(shù)據(jù)傳輸?shù)炔ㄐ蝹鬟f系統(tǒng)中是非常重要的。此外，他不會發(fā)生阻塞現(xiàn)象，能避免強信號淹沒弱信 號，因此特別適合信號強弱相差懸殊的情況。 數(shù)字濾波器的設(shè)計方案： 通常采用窗函數(shù)設(shè)計 FIR 濾波器方法簡單，但是這些濾波器的設(shè)計還不是最優(yōu)的。首先通帶和阻帶的波動基本上相等，另外對于大部分窗函數(shù)來說，通帶內(nèi)或阻帶內(nèi)的波動不是均勻的，通常離開過渡帶時會減小。若允許波動在整個通帶內(nèi)均勻分布，就會產(chǎn)生較小的峰值波動。 對于線性相位因果 FIR 濾波器，它的系列具有中心對稱特性，即)1()( iNhih ???? 。令 )1()()( iNxixis ???? ，對于偶對稱，代入式 （ 1）可得： ? ??? ?? ???? 10 12/ 0 )()()()()( Ni N i insihinxihny 根據(jù)要求，設(shè)計一個基于 VHDL 的數(shù)字濾波器。 我們假設(shè)濾波器要求是 輸入 8 位，輸出 8 位的 17 階線性相位 FIR 濾波器， 這里 采用圖 2(a)的方式，其中輸入信號范圍為： [177。 99， 0， 0， 0， 177。 70， 0， 0， 0， 177。 99， 0， 0， 0， 177。 70， …] ，此濾波器 采樣頻率 Fs 為 44kHz，截止頻率 Fc 為 。 整個過程的設(shè)計環(huán)境： WIN Xp++ 首先 計算濾波器系數(shù)： 在 MATLAB 的命令窗口中輸入 fdatool，開啟 Filter Designamp。Analysis Tool界面。如圖 3 所示。 4 圖 3 Filter Design amp。 Analysis Tool 工具界面 由于濾波器的是 17 階， 所以 Specify order 處填 16， h(0)= 4 所示。 圖 4 濾波器的參數(shù)設(shè)置 完成后點擊 Design Filter 按鈕， FIR 濾波器的幅頻響應(yīng) 如圖 5 所示 5 圖 5 FIR 濾波器的幀頻響應(yīng) FIR 濾波器的相頻響應(yīng) FIR 濾波器的沖激響應(yīng) FIR 濾波器系數(shù) 對 FIR 濾波器的系數(shù)進行調(diào)整，整數(shù)化 Numerator=[ ]。 round(Numerator*(2^9)) ans = Columns 1 through 11 12 18 13 29 13 52 14 162 242 162 14 6 Columns 12 through 17 52 13 29 13 18 12 可得 FIR 濾波器的參數(shù)為 [ 12 18 13 29 13 52 14 162 242 162 14 52 13 29 13 18 12] 根據(jù)以上所說的該思路，可以將 FIR 濾波器的原理圖設(shè)計如下： 下面對各加法器乘法器的輸出位數(shù)進行分析，對第一級加法器，輸入全為 8位，輸出統(tǒng)一為 9 位。對各 個乘法器進行分析， 12=8+4， 8 為 2 的 3 次方，向左移了 3 位，輸出為 12 位； 18=16+2， 16 為 2 的 4 次方，向左移了 4 位，輸出為13 位；以此類推， 13 乘法器輸出為 12 位， 29 輸出為 13 位， 52 輸出為 14 位，162 輸出為 16 位， 242 輸出為 16 位。對剩余加法器進行分析，對輸入序列進行分析， [177。 99， 0， 0， 0， 177。 70， 0， 0， 0， 177。 99， 0， 0， 0， 177。 70， …] ，周期為 8，經(jīng)分析當總值最大時，總輸出應(yīng)為 99*18+70*29+50*70+99*162 = 1782 + 2030 + 3640 + 16038 = 23490， 2 的 15 次方為 32768，再加上一位符號位，所以輸出應(yīng)為 16 位，由此類推， 1 18 乘法器輸出之和為 13 位， 1 19 乘法器輸出之和應(yīng)為 13 位，總輸出為 14 位。另一支路上， 1 52 乘法器輸出之和為 14位， 1 162 乘法器輸出之和為 16 位，其總輸出之和為 16 位，最后這兩路輸出之和為 16 位。將后 8 位舍去，加上由乘法器 242 輸出舍取得倒的 8 位，總輸出為 8 位。至此，所有器件的輸入輸出都可判定。下面進入模塊設(shè)計階段。 7 三、模塊電路設(shè)計 設(shè)計的 FIR 濾波器由 19 個小 VHD 文件和一個總體 BDF 文件組成， VHD 文件可以分為以下四種模塊：寄存器、加法器、減法器、乘法器。 3． 1 寄存器 寄存器原理 寄存器用于寄存一組二值代碼，對寄存器的觸發(fā)器只要求它們具有置 置0 的功能即可，因而本設(shè)計中用 D 觸發(fā)器組成寄存器，實現(xiàn)寄存功能。 寄存器要求實現(xiàn)的功能 在 CP 正跳沿前接受輸入信號，正跳沿時觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖。 寄存器的 VHDL 語言實現(xiàn)（ 8 位） LIBRARY IEEE。 USE 。 ENTITY dff8 IS PORT( clk : IN STD_LOGIC。 clear : IN STD_LOGIC。 Din : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Dout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END dff8。 ARCHITECTURE a OF dff8 IS BEGIN PROCESS(clk,clear) BEGIN IF clear=39。139。 THEN Dout=00000000。 ELSIF clear=39。039。 THEN IF(clk39。EVENT AND clk=39。139。) THEN Dout = Din。 END IF。 END IF。 END PROCESS。 END a。 其中， clear 為復(fù)位信號。 寄存器的模塊圖 8 寄存器的波形仿真 完全符合設(shè)計要求。 3． 2 加法器 加法器的原理 在將兩個多位二進制數(shù)相加時，除了最低位以外，每一位都應(yīng)該考慮來自低位的進位，即將兩個對應(yīng)位的加數(shù)和來自低位的進位 3 個數(shù)相加。這種運算稱為全加，所用的電路稱為全加器。 多位加法器的構(gòu)成有兩種方式：并行進位和串行進位。并行進位加法器設(shè)有進位產(chǎn)生邏輯，預(yù)算速度較快；串行進位方式是將全加器級聯(lián)構(gòu)成多位加法器。并行進位加法器通常比串行級聯(lián)加法器占用更多的資源 。隨著為數(shù)的增加，相同位數(shù)的并行加法器與串行加法器的資源占用差距也越來越大，因此，在工程中使用加法器時，要在速度和容量之間尋找平衡點。 本次設(shè)計采用的是并行加法器方式。 加法器要求實現(xiàn)的功能 實現(xiàn)兩個二進制數(shù)字的相加運算。當?shù)竭_時鐘上升沿時，將兩數(shù)輸入，運算，輸出結(jié)果。 加法器的 VHDL 語言實現(xiàn) （以下以 12 位數(shù)加 16 位數(shù)生成 16 位數(shù)的加法器為例） LIBRARY IEEE。 USE 。 USE 。 ENTITY add121616 is PORT(clk : in STD_LOGIC。 Din1 :in signed (11 downto 0)。 Din2 :in signed (15 downto 0)。 Dout:out signed (15 downto 0))。 END add121616。 9 ARCHITECTURE a of add121616 is SIGNAL s1: signed(15 downto 0)。 BEGIN s1=(Din1(11)amp。Din1(11)amp。Din1(11)amp。Din1(11)amp。Din1)。 PROCESS(Din1,Din2,clk) BEGIN if clk39。event and clk=39。139。 then Dout=s1+Din2。 end if。 end process。 end a。 加法器的模塊圖 加法器的波形仿真 完全符合設(shè)計要求。 3． 3 減法器 減法器的原理 減法器的原理與加法器類似，尤其是并行式的減法器也加法器的區(qū)別僅僅在于最后的和數(shù)為兩數(shù)相減。如： Dout=Din2s1。 減法器要求實現(xiàn)的功能 由上面簡化電路的需要，當乘法器常系數(shù)為負數(shù)的，可以取該數(shù)的模來作為乘法器的輸入，其輸出作為一個減法器的輸入即可。故減法器要實現(xiàn)兩個二進制數(shù)相減的運算。當?shù)竭_時