【正文】 EDA設(shè)計(jì)論文 題 目 基于 VHDL秒表設(shè)計(jì) 學(xué) 院 信息科學(xué)與工程學(xué)院 專 業(yè) 電子信息工程 班 級(jí) XXXXXX 學(xué) 號(hào) XXXXXX 姓 名 XXXXXX 指導(dǎo)教師 XXXXXX 職 稱 講師 2021年 12月 21日 2 摘要： 在科技高度發(fā)展的今天，集成電路和計(jì)算機(jī)應(yīng)用得到了高速發(fā)展。尤其是計(jì)算機(jī)應(yīng)用的發(fā)展。它在人們?nèi)粘Ｉ钜阎饾u嶄露頭角。大多數(shù)電子產(chǎn)品多是由計(jì)算機(jī)電路組成。而且將來(lái)的不久他們的身影將會(huì)更頻繁的出現(xiàn)在我們身邊。各種家用電器多會(huì)實(shí)現(xiàn)微電腦技術(shù)。電腦各部分在工作時(shí)多是一時(shí)間為基準(zhǔn)的。本文就是基于計(jì)算機(jī)電路 的時(shí)鐘脈沖信號(hào)、狀態(tài)控制等原理設(shè)計(jì)出的數(shù)字秒表。秒表在很多領(lǐng)域充當(dāng)一個(gè)重要的角色。在各種比賽中對(duì)秒表的精確度要求很高，尤其是一些科學(xué)實(shí)驗(yàn)。 關(guān)鍵字 EDA 秒表設(shè)計(jì) VHDL 語(yǔ)言 引言： VHDL 語(yǔ)言 VHDL(Very High Speed Integrated Circuit Hardw are Description Language，超高集成電路硬件描敘語(yǔ)言 )誕生于 1982 年，是由美國(guó)國(guó)防部開(kāi)發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為 IEEE(The Institute of Electrical and Electronics)的一種工業(yè)標(biāo)準(zhǔn)硬件描敘語(yǔ)言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適合用于可編程邏輯芯片的應(yīng)用設(shè)計(jì)。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 VHDL 的程序特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱為設(shè)計(jì)實(shí)體（可以是個(gè)元件、電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可示部分，即端口）和內(nèi)部（或稱為不可視部分，即結(jié)構(gòu)體）兩部分，外部負(fù)責(zé)對(duì)設(shè)計(jì)實(shí)體和端口引腳命名和說(shuō)明，內(nèi)部負(fù)責(zé)對(duì)模塊功能和算法進(jìn)行描述。在對(duì)一個(gè)設(shè)計(jì) 實(shí)體定義了外部界面后，一旦其內(nèi)部結(jié)構(gòu)、功能開(kāi)發(fā)完成，即可生成共享功能模塊，這就意味著，在頂層綜合或其他設(shè)計(jì)中可以直接調(diào)用這個(gè)實(shí)體模塊。 VHDL 具有較強(qiáng)的行為描述能力，可避開(kāi)具體的器件結(jié)構(gòu)，從邏輯功能和行為上進(jìn)行描述和設(shè)計(jì)。 QuartusⅡ Quartus II 是 Alera 公司推出的一款功能強(qiáng)大，兼容性最好的 EDA 工具軟件。該軟件界面友好、使用便捷、功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，具有開(kāi)放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)完全集成化豐富的設(shè)計(jì)庫(kù)、模塊化工具、支持多種硬件描述語(yǔ)言 3 及有多 種高級(jí)編程語(yǔ)言接口等特點(diǎn)。 Quartus II 是 Altera 公司推出的 CPLD/FPGA 開(kāi)發(fā)工具， Quartus II 提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；芯片平面布局連線編輯；功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時(shí)序邏輯仿真工具；定時(shí) /時(shí)序分析與關(guān)鍵路徑延時(shí)分析；可使用 SignalTap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析；支持軟件源文件的添 加和創(chuàng)建，并將它們鏈接起來(lái)生成編程文件；使用組合編譯方式可一次完成整體設(shè)計(jì)流程；自動(dòng)定位編譯錯(cuò)誤；高效的期間編程與驗(yàn)證工具；可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件；能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 Quartus II 軟件設(shè)計(jì)流程 （ 1) 打開(kāi) Quartus II 軟件。 （ 2) 選擇路徑。注意：工作目錄名不能有中文。 （ 3) 添加設(shè)計(jì)文件。 （ 4) 選擇 FPGA 器件。 Family 選擇 Cyclone， 240， 8。 （ 5) 建立原理圖或用 VHDL 語(yǔ)言描述設(shè)計(jì)電路。 （ 6) 對(duì)原理圖或用 VHDL 語(yǔ)言進(jìn)行編譯，無(wú)誤后進(jìn)行添加信號(hào)。 （ 7) 對(duì)上述電路進(jìn)行仿真。 （ 8) 進(jìn)行管腳分配。 （ 9) 全局編譯。 （ 10) 采用 JTAG 或 AS 模式進(jìn)行下載測(cè)試。 Quartus II 軟件運(yùn)行界面 4 可編程邏輯器件簡(jiǎn)介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 FPGA 的基本特點(diǎn)主要有： （ 1）采用 FPGA設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 （ 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O引腳。 （ 4） FPGA 是 ASIC 電路 中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一 （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 課程設(shè)計(jì)的內(nèi)容： 利用 VHDL 語(yǔ)言設(shè)計(jì)基于計(jì)算機(jī)電路中時(shí)鐘脈沖原理的數(shù)字秒表。該數(shù)字秒表能對(duì) 0秒～ 59分 秒范圍進(jìn)行計(jì)時(shí)，顯示最長(zhǎng)時(shí)間是 59 分 59 秒。設(shè)計(jì)了復(fù)位開(kāi)關(guān)和啟停開(kāi)關(guān)。復(fù)位開(kāi)關(guān)可以在任何情況下使用，使用以后計(jì)時(shí)器清零，并做好下一次計(jì)時(shí)的準(zhǔn)備。當(dāng)計(jì)時(shí)達(dá)到 59分鐘 59 秒后，蜂鳴器響 6聲。 EDA設(shè)計(jì)方法及其設(shè)計(jì)過(guò)程： 設(shè)計(jì)規(guī)劃 本系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方案，系統(tǒng)的整體組裝設(shè)計(jì)原理圖如圖所示，它主要由控制模塊、時(shí)基分頻模塊，計(jì)時(shí)模塊和顯示模塊四部分組成。各模塊分別完成計(jì)時(shí)過(guò)程的控制功能、計(jì)時(shí)功能與顯示功能。 5 系統(tǒng)的總體設(shè)計(jì) （ 1）、頂層電路設(shè)計(jì) 數(shù)字秒表的頂層電路圖運(yùn)用自頂向下的設(shè)計(jì)思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計(jì)方法。在頂層設(shè)計(jì)中，要對(duì)內(nèi)部各功能塊的連接關(guān)系和對(duì)外的接口關(guān)系進(jìn)行描述。 頂層電路圖 數(shù)字秒表 計(jì)時(shí)控制電路 控制狀態(tài)機(jī) 計(jì)時(shí)電路 顯示電路 時(shí)基分頻電路 計(jì)數(shù)器 六十進(jìn)制計(jì)數(shù)器 掃描電路 七段譯碼器 一百進(jìn)制計(jì)數(shù)器 系統(tǒng)組成框圖 6 （ 2）、 數(shù)字秒表系統(tǒng)原理框圖 數(shù)字秒表系統(tǒng)原理框圖 各模塊源程序 （ 1）、時(shí)基分頻模塊 時(shí)基分頻模塊的作用把輸入時(shí)鐘信號(hào)變?yōu)榉诸l輸出信號(hào)。 library ieee。 use 。 use 。 entity divider is 按 鍵 分頻電路 主控電路 計(jì) 時(shí) 電 路 報(bào)警控制 七 段數(shù) 碼管 譯碼電路 蜂鳴器 七段數(shù)碼管 CLK 7 port (clk,clr:in std_logic。 q:out std_logic)。 end。 architecture one of divider is begin process(clk) variable count:integer range 0 to 24999。 begin if clr=39。139。 then q=39。039。 elsif clk39。event and clk=39。139。 then if count=24999 then count:=0。 q=39。139。 else count:=count+1。 q=39。039。 end if。 end if。 end process。 end。 8 （ 2）、計(jì)時(shí)模塊 計(jì)時(shí)模塊執(zhí)行計(jì)時(shí)功能，計(jì)時(shí)方法和計(jì)算機(jī)一樣是對(duì)標(biāo)準(zhǔn)時(shí)鐘脈沖計(jì)數(shù)。他是由四個(gè)十進(jìn)制計(jì)數(shù)器和倆個(gè)六進(jìn)制計(jì)數(shù)器構(gòu)成，其中毫秒位、十毫秒位、秒位和分位采用十進(jìn)制計(jì)數(shù)器，十秒位和十分位采用六進(jìn)制計(jì)數(shù)器。 ①、十進(jìn)制計(jì)數(shù)器 library ieee。 use 。 use 。 entity count10 is port (clk,clr,start: in std_logic。 q: buffer std_logic_vector(3 downto 0)。 co: out std_logic )。 end count10。 architecture one of count10 is begin process(clk,clr,start) begin if clr=39。139。 then q=(others=39。039。)。 co=39。039。 9 elsif clk39。event and clk=39。139。 then if start=39。139。 then if q=1001 then q=0000。 co=39。139。 else q=q+1。 co=39。039。 end if。 end if。 end if。 end process。 end。 ②、六進(jìn)制計(jì)數(shù)器 library ieee。 use 。 use 。 entity count6 is port (clk,clr,start: in std_logic。 q: buffer std_logic_vector(3 downto 0)。 10 co: out std_logic )。 end count6。 architecture one of count6 is begin process(clk,clr,start) begin if clr=39。139。 then q=(others=39。039。)。 co=39。039。 elsif clk39。event and clk=39。139。 then if start=39。139。 then if q=0101 then q=0000。 co=39。139。 else q=q+1。 co=39。039。 end if。 end if。 end if。 end process。 end。 11 （ 3）、顯示模塊 計(jì)時(shí)顯示電路的作用是將計(jì)時(shí)值在 LED 數(shù)碼管上顯示出來(lái)。計(jì)時(shí)電路產(chǎn)生的值經(jīng)過(guò)BCD 七段譯碼后，驅(qū)動(dòng) LED數(shù)碼管。計(jì)時(shí)顯示電路的實(shí)現(xiàn)方案采用掃描顯示。 ①、數(shù)據(jù)選擇器 library ieee。 use 。 use 。 use 。 entity seltime is port( clk,clr:in std_logic。 q1:in std_logic_