【正文】 1 基于 VHDL 的數(shù)字鐘程序設(shè)計(jì) author：盧術(shù)平 add:中國(guó) ： function description:這是一個(gè)數(shù)字時(shí)鐘，可以調(diào)時(shí)間（兩種方法），可設(shè)置鬧鐘 originality：每次可設(shè)置 4 個(gè)鬧鐘時(shí)間點(diǎn) shortage：由于按鍵抖動(dòng)，給調(diào)時(shí)和設(shè)置時(shí)間帶來不便 LIBRARY IEEE。 LIBRARY WORK。 USE 。 USE 。 USE 。 USE 。 ENTITY shizhong IS PORT( CLK1,CLK2,CLR,LD:IN STD_LOGIC。 Q1,Q2,Q3,Q4:IN STD_LOGIC。 調(diào)時(shí)引腳 Q5:IN STD_LOGIC。 鬧鐘開關(guān) we,ck:IN STD_LOGIC。 控制設(shè)置鬧鐘時(shí)刻 WEADD:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。寫數(shù)據(jù)的地址 DIN1,DIN2,DIN3:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。調(diào)時(shí)置數(shù)，鬧鐘定時(shí)置數(shù) DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 七段譯碼輸出 DWEI:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 位選輸出 NZOUT:OUT STD_LOGIC 鬧鐘輸出 )。 END shizhong。 ARCHITECTURE behave OF shizhong IS 60 進(jìn)制計(jì)數(shù)器 COMPONENT count60 IS PORT( CLK:IN STD_LOGIC。 CLR:IN STD_LOGIC。 EN:IN STD_LOGIC。 LD:IN STD_LOGIC。 DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 COUT:OUT STD_LOGIC )。 2 END COMPONENT。 24 進(jìn)制計(jì)數(shù)器 COMPONENT count24 IS PORT( CLK:IN STD_LOGIC。 CLR:IN STD_LOGIC。 EN:IN STD_LOGIC。 LD:IN STD_LOGIC。 DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT。 七段譯碼器 COMPONENT shumaguan IS PORT( a:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 b:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) )。 END COMPONENT。 COMPONENT naozhong IS PORT( a,b,d: in STD_LOGIC。 e:OUT STD_LOGIC )。 END COMPONENT。 4*24 SRAM COMPONENT sram424 IS PORT( clk1,clk2,we,rd: IN STD_LOGIC。 WEADD:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 RDADD: IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 DIN:IN STD_LOGIC_VECTOR(23 DOWNTO 0)。 DOUT:OUT STD_LOGIC_VECTOR(23 DOWNTO 0) )。 END COMPONENT。 讀 sram COMPONENT dushu IS PORT( clk,d: in STD_LOGIC。 b: out STD_LOGIC。 e:OUT STD_LOGIC_vector(1 downto 0) )。 3 END COMPONENT。 分頻器 COMPONENT fenpinqi IS PORT( a:in STD_LOGIC。 b:OUT STD_LOGIC )。 END COMPONENT。 SIGNAL COUT1,COUT2:STD_LOGIC。 SIGNAL a,b,c:STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL d:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL result:STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL m,n:STD_LOGIC。 SIGNAL nn:STD_LOGIC。 SIGNAL p:STD_LOGIC。 SIGNAL zz0,zz1,zz2:STD_LOGIC_VECTOR(23 DOWNTO 0)。 SIGNAL r1,r2,r3:STD_LOGIC。 SIGNAL r5:STD_LOGIC_vector(1 downto 0)。 BEGIN 鬧鐘控制程序 P1: PROCESS(a,b,c,zz1,we,DIN1,DIN2,DIN3) BEGIN zz0=DIN3amp。DIN2amp。DIN1。 zz2=camp。bamp。a。 IF we=39。039。then r3=39。139。 IF zz1=zz2 THEN p=39。139。 ELSE p=39。039。 END IF。 ELSE r3=39。039。 END IF。 END PROCESS P1。 調(diào)時(shí)控制程序 P2: PROCESS(Q1,Q2,Q3,Q4) BEGIN IF Q1=39。139。THEN nn=CLK1。 m=COUT1。 4 n=COUT2。 ELSE nn=39。039。 IF Q2=39。139。THEN n=Q4。 ELSIF Q3=39。139。THEN m=Q4。 ELSE nn=Q4。 END IF。 END IF。 END PROCESS P2。 顯示控制程序 P4:PROCESS(CLK2,a,b,c,d,result) VARIABLE :INTEGER range 0 to 7。 BEGIN IF rising_edge(CLK2) THEN IF =0 THEN :=1。 DWEI=00000001。 d=c(3 DOWNTO 0)。 DOUT=result。 ELSIF =1 THEN :=2。 DWEI=00000010。 d=b(7 DOWNTO 4)。 DOUT=result。 ELSIF =2 THEN :=3。 DWEI=00000100。 DOUT=0000001。 ELSIF =3 THEN :=4。 DWEI=00001000。 d=b(3 DOWNTO 0)。 DOUT=result。 ELSIF =4 THEN :=5。 5 DWEI=00010000。 d=a(7 DOWNTO 4)。 DOUT=result。 ELSIF =5 THEN :=6。 DWEI=00100000。 DOUT=0000001。 ELSIF =6 THEN :=7。 DWEI=01000000。 d=a(3 DOWNTO 0)。 DOUT=result。 ELSIF =7 THEN :=0。 DWEI=10000000。 d=c(7 DOWNTO 4)。 DOUT=result。 END IF。 END IF。 END PROCESS P4。 U1: count60 PORT MAP(CLK=nn,CLR=CLR,LD=LD,DIN=DIN1,DOUT=a,COUT=COUT1)。秒模塊 U2: count60 PORT MAP(CLK=m,CLR=CLR,LD=LD,DIN=DIN2,DOUT=b,COUT=COUT2)。分模塊 U3: count24 PORT MAP(CLR=CLR,LD=LD,CLK=n,DIN=DIN3,DOUT=c)。 小時(shí)模塊 U4: shumaguan PORT MAP(a=d,b=result)。 譯碼模塊 U5: naozhong PORT MAP(a=Q5,b=p,d=CLK1,e=NZOUT)。 時(shí)鐘控制模塊 U6: sram424 PORT MAP(clk1=ck,clk2=r2,we=we,rd=r3,WEADD=WEADD,RDADD=r5,DIN=zz0,DOUT=zz1)。4*24 的 SRAM U7: dushu PORT MAP(clk=CLK2,d=r1,b=r2,e=r5)。 讀 SRAM 中數(shù)據(jù)模塊 U8: fenpinqi PORT MAP(a=CLK2,b=r1)。 分頻器模塊 6 END behave。 LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY count60 IS PORT( CLK:IN STD_LOGIC。 CLR:IN STD_LOGIC。 EN:IN STD_LOGIC。 LD:IN STD_LOGIC。 DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 COUT:OUT STD_LOGIC )。 END count60。 ARCHITECTURE behave OF count60 IS SIGNAL temp:STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL temp1:STD_LOGIC。 BEGIN PROCESS(CLR,CLK,LD,DIN) BEGIN IF CLR=39。039。 THEN temp=00000000。 temp1=39。039。 ELSIF LD=39。039。THEN temp=DIN。 tem