【正文】 長沙理工大學(xué) 《計(jì)算機(jī)組成原理》課程設(shè)計(jì)報(bào)告 彭雙文 學(xué) 院 計(jì)算機(jī)與通信工程 專 業(yè) 網(wǎng)絡(luò)工程 班 級(jí) 網(wǎng)絡(luò)工程 0801 學(xué) 號(hào) 202158080221 學(xué)生姓名 彭雙文 指導(dǎo)教師 蔡爍 課程成績 完成日期 2021 年 12 月 31 日 2 課程設(shè)計(jì)任務(wù)書 計(jì)算機(jī)與通信工程 學(xué)院 計(jì)算機(jī)科學(xué)與技術(shù) 專業(yè) 課程 名稱 計(jì)算機(jī)組成原理課程設(shè)計(jì) 時(shí)間 2021～ 2021 學(xué)年第一學(xué)期 17～ 18 周 學(xué)生姓名 彭雙文 指導(dǎo)老師 陳沅濤 題 目 1. 基于 VHDL 的異步串行通信電路設(shè)計(jì) 主要內(nèi)容： 分析異步串行通信的幀格式，利用 VHDL 語言設(shè)計(jì)出異步串行通信電路，并通過計(jì)算機(jī)仿真和實(shí)驗(yàn)證明了設(shè)計(jì)的正確性。 要求： （ 1）通過對(duì)相應(yīng)文獻(xiàn)的收集、分析以及總結(jié)，給出相應(yīng)課題的背景、意義 及現(xiàn)狀研究分析。 （ 2）通過課題設(shè)計(jì)，掌握計(jì)算機(jī)組成原理的分析方法和設(shè)計(jì)方法。 （ 3）學(xué)按要求編寫課程設(shè)計(jì)報(bào)告書，能正確闡述設(shè)計(jì)和實(shí)驗(yàn)結(jié) 果。 （ 4）學(xué)生應(yīng)抱著嚴(yán)謹(jǐn)認(rèn)真的態(tài)度積極投入到課程設(shè)計(jì)過程中，認(rèn)真查閱相應(yīng)文獻(xiàn)以及實(shí)現(xiàn)，給出個(gè)人分析、設(shè)計(jì)以及實(shí)現(xiàn)。 應(yīng)當(dāng)提交的文件： （ 1）課程設(shè)計(jì)報(bào)告。 （ 2）課程設(shè)計(jì)附件（主要是源程序）。 3 課程設(shè)計(jì)成績?cè)u(píng)定 學(xué) 院 計(jì)算機(jī)通信工程 專 業(yè) 網(wǎng)絡(luò)工程 班 級(jí) 網(wǎng)絡(luò) 0801 班 學(xué) 號(hào) 202158080221 學(xué)生姓名 彭雙文 指導(dǎo)教師 蔡爍 課程成績 完成日期 2021 年 12月 31 日 指導(dǎo)教師對(duì)學(xué)生在課程設(shè)計(jì)中的評(píng)價(jià) 評(píng)分項(xiàng)目 優(yōu) 良 中 及格 不及格 課程設(shè)計(jì)中的創(chuàng)造性成果 學(xué)生掌握課程內(nèi)容的程度 課程設(shè)計(jì)完成情況 課程設(shè)計(jì)動(dòng)手 能力 文字表達(dá) 學(xué)習(xí)態(tài)度 規(guī)范要求 課程設(shè)計(jì)論文的質(zhì)量 指導(dǎo)教師對(duì)課程設(shè)計(jì)的評(píng)定意見 綜合成績 指導(dǎo)教師簽字 年 月 日 4 基 于 VHDL 的異步串行通信電路設(shè)計(jì) 學(xué)生： 彭雙文 指導(dǎo)老師： 蔡爍 摘要： VHDL 支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測(cè)試 ,以及硬件設(shè)計(jì)數(shù)據(jù)的交換、維護(hù)、修改和硬件的實(shí)現(xiàn) ,具有描述能力強(qiáng)、生命周期長、支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用等優(yōu)點(diǎn)。利用 VHDL 這些優(yōu)點(diǎn)和先進(jìn)的 EDA 工具 ,根據(jù)具體的實(shí)際要求 ,我們可以自己來設(shè)計(jì)串口異步通信電路。 本課程設(shè)計(jì)分析異步串行通信的幀格式，利用 VHDL 設(shè)計(jì)出異步串行通信電路，并通過計(jì)算機(jī)仿真和實(shí)驗(yàn)證明了設(shè)計(jì)的正確性。 關(guān)鍵詞： 異步串行通信， VHDL， EDA， 仿 真 。 Based on VHDL asynchronous serial munication circuit design Student: PengShuangWen guide teacher: CAI heartburn Abstract VHDL support hardware design of, validation, prehensive and test, and hardware design data exchange, maintenance, modify and hardware implementation, has described ability strong, life cycle is long, support largescale design of deposition and reusing existing design etc. These strengths and advanced by VHDL EDA tools, depending on the actual requirements, we can design a serial port asynchronous munication circuit. This course design analysis asynchronous serial munication frame format, using VHDL asynchronous serial munication circuit designed, and through puter simulation and experimental results prove the correctness of the design. Keywords： Asynchronous serial munication， VHDL， EDA， simulation。 5 目錄 1 引 言 ..........................................................................................錯(cuò)誤 !未定義書簽。 2 串口異步通信的幀格式和波特率 .......................................................................... 6 串口異步通信的幀格式 ................................................................................... 6 串行異步通信的波特率 7 3串行發(fā)送電路的設(shè)計(jì) 7 波特率發(fā)生器的設(shè)計(jì) .................................................................................... 7 發(fā)送電路的設(shè)計(jì) ............................................................................................. 8 時(shí)序仿真 ......................................................................................................... 9 4 串行接收電路的設(shè)計(jì) ............................................................................................ 10 波特率發(fā)生器和采樣時(shí)鐘的設(shè)計(jì) ............................................................... 10 接收電路的設(shè)計(jì) ........................................................................................... 13 時(shí)序仿真 ....................................................................................................... 16 5 結(jié)束語 ...................................................................................................................... 17 參考文獻(xiàn) ...................................................................................................................... 17 6 1 引 言 隨著電子技術(shù)的發(fā)展，現(xiàn)場(chǎng)可編程門陣列 FPGA 和復(fù)雜可編程邏輯器件 CPLD 的出現(xiàn)，使得電子系統(tǒng)的設(shè)計(jì)者利用與器件相應(yīng)的電子 CAD 軟件，在實(shí)驗(yàn)室里就可以設(shè)計(jì)自己的專用集成電路 ASIC 器 件。這種可編程 ASIC 不僅使設(shè)計(jì)的產(chǎn)品達(dá)到小型化、集成化和高可靠性，而且器件具有用戶可編程特性，大大縮短了設(shè)計(jì)周期，減少了設(shè)計(jì)費(fèi)用，降低了設(shè)計(jì)風(fēng) 險(xiǎn)。目前數(shù) 字系統(tǒng)的設(shè)計(jì)可以直接面向用戶需求，根據(jù)系統(tǒng)的行為和功能要求，自上至下地逐層完成相應(yīng)的描述﹑綜合﹑優(yōu)化﹑仿真與驗(yàn)證，直到生成器件，實(shí)現(xiàn)電 子設(shè)計(jì)自動(dòng)化。其中電子設(shè)計(jì)自動(dòng)化（ EDA）的關(guān)鍵技術(shù)之一就是可以用硬件描述語言（ HDL）來描述硬件電路。 VHDL 是用來描述從抽象到具體級(jí)別硬件的工業(yè)標(biāo)準(zhǔn)語言，它是由美國國防部在80年代開發(fā)的 HDL,現(xiàn)在已成為 IEEE承認(rèn)的標(biāo)準(zhǔn)硬件描述語言。 VHDL 支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測(cè)試，以及硬件設(shè)計(jì)數(shù)據(jù)的交換、維護(hù)、修改和硬件的實(shí)現(xiàn)，具有描述能力強(qiáng)、生命周期長、支持大規(guī)模設(shè)計(jì) 的分解和已有設(shè)計(jì)的再 利用等優(yōu)點(diǎn)。利用 VHDL 這些優(yōu)點(diǎn)和先進(jìn)的 EDA 工具，根據(jù)具體的實(shí)際要求，我們可以自己來設(shè)計(jì)串口異步通信電路。 2 串口異步通信的幀格式和波特率 串行異步通信的幀格式 在串行異步通信中，數(shù)據(jù)位是以字符為傳送單位，數(shù)據(jù)位的前、后要有起始位、停止位，另外可以在停止位的前面加上一個(gè)比特位 (bit)的校驗(yàn)位。其 幀格式如圖 1所示。 圖 1 串行異步通信的幀格式 7 起始位是一個(gè)邏輯 0，總是加在每一幀的開始，為的是提醒數(shù)據(jù)接收設(shè)備接收數(shù)據(jù)，在接收數(shù)據(jù)位過程中又被分離出去。數(shù)據(jù)位根據(jù)串行通信協(xié)議， 允許傳輸?shù)淖址L度可以為 7或 8 位。通常數(shù)據(jù)位為 7位或 8位，如果要傳輸非ASCII 數(shù)據(jù)（假如使用擴(kuò)展字符設(shè)置的文本或者二進(jìn)制數(shù)據(jù)），數(shù)據(jù)位 格式就需要采用 8 位。數(shù)據(jù)位被傳輸時(shí)從一個(gè)字符的最低位數(shù)據(jù)開始，最高位數(shù)據(jù)在最后。例如字母 C在 ASCII 表中是十進(jìn)制 67，二進(jìn)制的 01000011，那么傳輸?shù)膶⑹?11000010。校驗(yàn)位是為了驗(yàn)證傳輸?shù)臄?shù)據(jù)是否被正確接收，常見的校驗(yàn)方法是奇、偶校驗(yàn)。另外校驗(yàn)位也可以為 0校驗(yàn) 或者 1校驗(yàn)，即不管數(shù)據(jù)位中 1的個(gè)數(shù)是多少，校驗(yàn)位始終為 0或者 1，如果在傳輸?shù)倪^程中校驗(yàn)位發(fā)生了變化，這就提示出現(xiàn)了某類錯(cuò)誤。不過，在傳輸數(shù)據(jù)的時(shí) 候，也可以不用校驗(yàn)位。停止位，為邏輯 1，總在每一幀的末尾，可以是 1位、 位或者 2位。最常用的是 1位，超過 1位的停止位通常出現(xiàn)在這樣的場(chǎng)合：在 處理下一個(gè)即將發(fā)送來的字符之前接收設(shè)備要求附加時(shí)間。 串行異步通信的波特率 串行口每秒發(fā)送或接收數(shù)據(jù) 的位數(shù)為波特率。若發(fā)送或接收一位數(shù)據(jù)需要時(shí)間為t，則波特率為 1/ t,相應(yīng)的發(fā)送或接收時(shí)鐘為 1/t Hz。發(fā)送和接收設(shè)備的波特率應(yīng)該設(shè)置成一致，如果兩者的波特率不一致，將會(huì)出現(xiàn)校驗(yàn)錯(cuò)或者幀錯(cuò)。 3 串行發(fā)送電路的設(shè)計(jì) 為簡化電路設(shè)計(jì)的復(fù)雜性，采用的幀格式為： 1位開始位 +8位數(shù)據(jù)位 +1位停止位，沒有校驗(yàn)位，波特率為 9600。 波特率發(fā)生器的設(shè)計(jì) 要產(chǎn)生 9600 波特率，要有一個(gè)不低于 9600 Hz 的時(shí)鐘才可以。為產(chǎn)生高精度的時(shí)鐘，我選了 6MHz（ 6M能整除 9600）的晶振來提供外部時(shí)鐘。當(dāng)然，你 也可以選其它頻率的時(shí)鐘來產(chǎn)生 9600 Hz 的時(shí)鐘。對(duì)于 6MHz 時(shí)鐘，需要設(shè)計(jì)一個(gè) 625進(jìn)制的分頻器來產(chǎn)生 9600 波特率的時(shí)鐘信號(hào)。用 VHDL 設(shè)計(jì)分頻器較簡單，在這里就不再給出源程序 了。 8 發(fā)送電路的設(shè)計(jì) 根據(jù)采用的幀格式 ,需要發(fā)送的數(shù)據(jù)為 10位 (1位開始位、 8位數(shù)據(jù)位、 1位停止位 )，在發(fā)送完這 10 位后，就應(yīng)該停止發(fā)送，并使發(fā)送端電平處于邏 輯 1，然后等候下次的發(fā)送。下面是實(shí)現(xiàn)上述功能的 VHDL源程序： library ieee。 use 。 entity Com is port(clk,en:in std_logic。 Send_data:in std_logic_vector(9 downto 0)。 serial:out std_logic)。 end 。 architecture _arc of is begin process(clk) variable count:integer range 0 to 9 :=0。 begin if en=39。039。 then count:=0。 serial=39。139。 elsif rising_edge(clk) then 9