【正文】 長沙理工大學 《計算機組成原理》課程設計報告 彭雙文 學 院 計算機與通信工程 專 業(yè) 網(wǎng)絡工程 班 級 網(wǎng)絡工程 0801 學 號 202158080221 學生姓名 彭雙文 指導教師 蔡爍 課程成績 完成日期 2021 年 12 月 31 日 2 課程設計任務書 計算機與通信工程 學院 計算機科學與技術 專業(yè) 課程 名稱 計算機組成原理課程設計 時間 2021～ 2021 學年第一學期 17～ 18 周 學生姓名 彭雙文 指導老師 陳沅濤 題 目 1. 基于 VHDL 的異步串行通信電路設計 主要內容： 分析異步串行通信的幀格式，利用 VHDL 語言設計出異步串行通信電路，并通過計算機仿真和實驗證明了設計的正確性。 要求： （ 1）通過對相應文獻的收集、分析以及總結，給出相應課題的背景、意義 及現(xiàn)狀研究分析。 （ 2）通過課題設計，掌握計算機組成原理的分析方法和設計方法。 （ 3）學按要求編寫課程設計報告書，能正確闡述設計和實驗結 果。 （ 4）學生應抱著嚴謹認真的態(tài)度積極投入到課程設計過程中，認真查閱相應文獻以及實現(xiàn)，給出個人分析、設計以及實現(xiàn)。 應當提交的文件： （ 1）課程設計報告。 （ 2）課程設計附件（主要是源程序）。 3 課程設計成績評定 學 院 計算機通信工程 專 業(yè) 網(wǎng)絡工程 班 級 網(wǎng)絡 0801 班 學 號 202158080221 學生姓名 彭雙文 指導教師 蔡爍 課程成績 完成日期 2021 年 12月 31 日 指導教師對學生在課程設計中的評價 評分項目 優(yōu) 良 中 及格 不及格 課程設計中的創(chuàng)造性成果 學生掌握課程內容的程度 課程設計完成情況 課程設計動手 能力 文字表達 學習態(tài)度 規(guī)范要求 課程設計論文的質量 指導教師對課程設計的評定意見 綜合成績 指導教師簽字 年 月 日 4 基 于 VHDL 的異步串行通信電路設計 學生： 彭雙文 指導老師： 蔡爍 摘要： VHDL 支持硬件的設計、驗證、綜合和測試 ,以及硬件設計數(shù)據(jù)的交換、維護、修改和硬件的實現(xiàn) ,具有描述能力強、生命周期長、支持大規(guī)模設計的分解和已有設計的再利用等優(yōu)點。利用 VHDL 這些優(yōu)點和先進的 EDA 工具 ,根據(jù)具體的實際要求 ,我們可以自己來設計串口異步通信電路。 本課程設計分析異步串行通信的幀格式，利用 VHDL 設計出異步串行通信電路，并通過計算機仿真和實驗證明了設計的正確性。 關鍵詞： 異步串行通信， VHDL， EDA， 仿 真 。 Based on VHDL asynchronous serial munication circuit design Student: PengShuangWen guide teacher: CAI heartburn Abstract VHDL support hardware design of, validation, prehensive and test, and hardware design data exchange, maintenance, modify and hardware implementation, has described ability strong, life cycle is long, support largescale design of deposition and reusing existing design etc. These strengths and advanced by VHDL EDA tools, depending on the actual requirements, we can design a serial port asynchronous munication circuit. This course design analysis asynchronous serial munication frame format, using VHDL asynchronous serial munication circuit designed, and through puter simulation and experimental results prove the correctness of the design. Keywords： Asynchronous serial munication， VHDL， EDA， simulation。 5 目錄 1 引 言 ..........................................................................................錯誤 !未定義書簽。 2 串口異步通信的幀格式和波特率 .......................................................................... 6 串口異步通信的幀格式 ................................................................................... 6 串行異步通信的波特率 7 3串行發(fā)送電路的設計 7 波特率發(fā)生器的設計 .................................................................................... 7 發(fā)送電路的設計 ............................................................................................. 8 時序仿真 ......................................................................................................... 9 4 串行接收電路的設計 ............................................................................................ 10 波特率發(fā)生器和采樣時鐘的設計 ............................................................... 10 接收電路的設計 ........................................................................................... 13 時序仿真 ....................................................................................................... 16 5 結束語 ...................................................................................................................... 17 參考文獻 ...................................................................................................................... 17 6 1 引 言 隨著電子技術的發(fā)展，現(xiàn)場可編程門陣列 FPGA 和復雜可編程邏輯器件 CPLD 的出現(xiàn)，使得電子系統(tǒng)的設計者利用與器件相應的電子 CAD 軟件，在實驗室里就可以設計自己的專用集成電路 ASIC 器 件。這種可編程 ASIC 不僅使設計的產(chǎn)品達到小型化、集成化和高可靠性，而且器件具有用戶可編程特性，大大縮短了設計周期，減少了設計費用，降低了設計風 險。目前數(shù) 字系統(tǒng)的設計可以直接面向用戶需求，根據(jù)系統(tǒng)的行為和功能要求，自上至下地逐層完成相應的描述﹑綜合﹑優(yōu)化﹑仿真與驗證，直到生成器件，實現(xiàn)電 子設計自動化。其中電子設計自動化（ EDA）的關鍵技術之一就是可以用硬件描述語言（ HDL）來描述硬件電路。 VHDL 是用來描述從抽象到具體級別硬件的工業(yè)標準語言，它是由美國國防部在80年代開發(fā)的 HDL,現(xiàn)在已成為 IEEE承認的標準硬件描述語言。 VHDL 支持硬件的設計、驗證、綜合和測試，以及硬件設計數(shù)據(jù)的交換、維護、修改和硬件的實現(xiàn)，具有描述能力強、生命周期長、支持大規(guī)模設計 的分解和已有設計的再 利用等優(yōu)點。利用 VHDL 這些優(yōu)點和先進的 EDA 工具，根據(jù)具體的實際要求，我們可以自己來設計串口異步通信電路。 2 串口異步通信的幀格式和波特率 串行異步通信的幀格式 在串行異步通信中，數(shù)據(jù)位是以字符為傳送單位，數(shù)據(jù)位的前、后要有起始位、停止位，另外可以在停止位的前面加上一個比特位 (bit)的校驗位。其 幀格式如圖 1所示。 圖 1 串行異步通信的幀格式 7 起始位是一個邏輯 0，總是加在每一幀的開始，為的是提醒數(shù)據(jù)接收設備接收數(shù)據(jù)，在接收數(shù)據(jù)位過程中又被分離出去。數(shù)據(jù)位根據(jù)串行通信協(xié)議， 允許傳輸?shù)淖址L度可以為 7或 8 位。通常數(shù)據(jù)位為 7位或 8位，如果要傳輸非ASCII 數(shù)據(jù)（假如使用擴展字符設置的文本或者二進制數(shù)據(jù)），數(shù)據(jù)位 格式就需要采用 8 位。數(shù)據(jù)位被傳輸時從一個字符的最低位數(shù)據(jù)開始，最高位數(shù)據(jù)在最后。例如字母 C在 ASCII 表中是十進制 67，二進制的 01000011，那么傳輸?shù)膶⑹?11000010。校驗位是為了驗證傳輸?shù)臄?shù)據(jù)是否被正確接收，常見的校驗方法是奇、偶校驗。另外校驗位也可以為 0校驗 或者 1校驗，即不管數(shù)據(jù)位中 1的個數(shù)是多少，校驗位始終為 0或者 1，如果在傳輸?shù)倪^程中校驗位發(fā)生了變化，這就提示出現(xiàn)了某類錯誤。不過，在傳輸數(shù)據(jù)的時 候，也可以不用校驗位。停止位，為邏輯 1，總在每一幀的末尾，可以是 1位、 位或者 2位。最常用的是 1位，超過 1位的停止位通常出現(xiàn)在這樣的場合：在 處理下一個即將發(fā)送來的字符之前接收設備要求附加時間。 串行異步通信的波特率 串行口每秒發(fā)送或接收數(shù)據(jù) 的位數(shù)為波特率。若發(fā)送或接收一位數(shù)據(jù)需要時間為t，則波特率為 1/ t,相應的發(fā)送或接收時鐘為 1/t Hz。發(fā)送和接收設備的波特率應該設置成一致，如果兩者的波特率不一致，將會出現(xiàn)校驗錯或者幀錯。 3 串行發(fā)送電路的設計 為簡化電路設計的復雜性，采用的幀格式為： 1位開始位 +8位數(shù)據(jù)位 +1位停止位，沒有校驗位，波特率為 9600。 波特率發(fā)生器的設計 要產(chǎn)生 9600 波特率，要有一個不低于 9600 Hz 的時鐘才可以。為產(chǎn)生高精度的時鐘，我選了 6MHz（ 6M能整除 9600）的晶振來提供外部時鐘。當然，你 也可以選其它頻率的時鐘來產(chǎn)生 9600 Hz 的時鐘。對于 6MHz 時鐘，需要設計一個 625進制的分頻器來產(chǎn)生 9600 波特率的時鐘信號。用 VHDL 設計分頻器較簡單，在這里就不再給出源程序 了。 8 發(fā)送電路的設計 根據(jù)采用的幀格式 ,需要發(fā)送的數(shù)據(jù)為 10位 (1位開始位、 8位數(shù)據(jù)位、 1位停止位 )，在發(fā)送完這 10 位后，就應該停止發(fā)送，并使發(fā)送端電平處于邏 輯 1，然后等候下次的發(fā)送。下面是實現(xiàn)上述功能的 VHDL源程序： library ieee。 use 。 entity Com is port(clk,en:in std_logic。 Send_data:in std_logic_vector(9 downto 0)。 serial:out std_logic)。 end 。 architecture _arc of is begin process(clk) variable count:integer range 0 to 9 :=0。 begin if en=39。039。 then count:=0。 serial=39。139。 elsif rising_edge(clk) then 9