【正文】 1 NANHUA University 電子技術(shù) 課程 設(shè)計 題 目 基于 VHDL 的電子鐘的設(shè)計 學(xué)院名稱 電氣工程學(xué)院 指導(dǎo)教師 職 稱 班 級 學(xué) 號 學(xué)生姓名 2021 年 01 月 15 日 2 課程設(shè)計任務(wù)書 學(xué)院 電氣工程學(xué)院 專業(yè) 電氣工程及其自動化 班級 學(xué)號 姓名 指導(dǎo)老師 一 設(shè)計課題名稱 基于 VHDL 的電子鐘的設(shè)計 二 電子鐘功能 本課題要求所設(shè)計的電子鐘能夠正常進行時、分、秒計時，并顯示計時結(jié)果。同時具有校時功能。 三 設(shè)計要求 ； VHDL 編寫設(shè)計程序； ； 行硬件驗證。 3 目錄 第一章 引言 4 課題設(shè)計的背景、目的 4 第二章 EDA 的簡單 介紹 6 VHDL 的簡單 介紹 6 Quartus2 軟件 7 第三章 電子鐘的結(jié)構(gòu)圖 9 小時模塊 9 3. 3 分鐘模塊 11 秒鐘模塊 12 時間設(shè)置模塊 14 心得體會 17 參考 文 獻 18 4 第一章 引言 隨著科學(xué)技術(shù)的不斷發(fā)展，人們對時間計量的精度要求越來越高。數(shù)字電子鐘走時精度高，穩(wěn)定性好，使用方便，不需要經(jīng)常調(diào)校，數(shù)字式電子鐘用秒脈沖發(fā)生器的精度穩(wěn)定保證了數(shù)字鐘的質(zhì)量， 我們利用 VHDL 語言制作電子鐘的詳細程序。 課題 設(shè)計 的背景、目的 20 世紀末，電子技術(shù)獲得了飛速的發(fā)展，在其推動下，現(xiàn)代電子產(chǎn)品幾乎滲透了社會的各個領(lǐng)域，有力地推動了社會生產(chǎn)力的發(fā)展和社會信息化程度的提高， 同時也使現(xiàn)代電子產(chǎn)品性能進一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快。 時間對人們來說總是那么寶貴，工作的忙碌性和繁雜性容易使人忘記當前的時間。忘記了要做的事情，當事情不是很重要的時候，這種遺忘無傷大雅。但是，一旦重要事情，一時的耽誤可能釀成大禍。 生活中很多安全事故都是由于我們忽略了時間的重要性，缺少了時間觀念而造成的。所以要想擁有超強的時間觀念，減少由于時間給我們帶來的痛苦與災(zāi)難，擁有好的手表式個不錯的選擇。 但是，隨著接受皮試的人數(shù)增加，到底是哪個人的皮試到時間卻難以判斷。所以，要制作一個定時系統(tǒng)。隨時提醒 這些容易忘記時間的人。 鐘表的數(shù)字化給人們生產(chǎn)生活帶來了 極大的方便，而且大大地擴展了鐘表原先的報時功能。諸如定時自動報警、按時自動打鈴、時間程序自動控制、定時廣播、定時啟閉電路、定時開關(guān)烘箱、通斷動力設(shè)備，甚至各種定時電氣的自動啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。因此，研究數(shù)字鐘及擴大其應(yīng)用，有著非?，F(xiàn)實的意義。 通過電子鐘的設(shè)計，鞏固計算機組成原理課程，理論聯(lián)系實際，提高分析、解決計算機技術(shù)的實際問題的獨立工作能力； 掌握 用 VHDL 語言編制 簡單 的小型模塊， 學(xué)會數(shù)字鐘的設(shè)計方法 ,熟 悉集成電路的使用方法 ,初步掌握電子鐘的設(shè)計方法并實現(xiàn)時間的顯示和校對，并能對數(shù)字電子鐘進行擴展。 電子 鐘是一種用數(shù)字電路技術(shù)實現(xiàn)時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確性和直觀性，且無機械裝置，具有更更長的使用壽命，因此得到了廣泛的使用。 5 電子 鐘從原理上講是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時序電路。因此，此次設(shè)計與 制作電子 鐘就是為了了解數(shù)字鐘的原理，從而學(xué)會制作電子 鐘 .而且通過數(shù)字鐘的制作進一步的了解各種在制作中用到的中小規(guī)模集成電路的作用及實用方法 .且由于數(shù)字鐘包括組合邏輯電 路和時 序 電路 .通過它可以進一步學(xué)習(xí)與掌握各種組合邏輯電路與時序電路的原理與使用方法 以及 VHDL語言的應(yīng)用 6 第二 章 EDA 的簡單 介紹 EDA 技術(shù) 作為現(xiàn)代電子設(shè)計技術(shù)的核心，它依賴功能強大的計算機在 EDA工具軟件平臺上，對以硬件描述語言 HDL為系統(tǒng)邏輯手段完成的設(shè)計文件，自動的完成邏輯編輯。邏輯化簡、邏輯分割 、邏輯綜合、結(jié)構(gòu)綜合，以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。 EDA 技術(shù)在硬件實現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)， IC 版圖設(shè)計技術(shù)、 ASIC 測試和封裝技術(shù)， FPGA/CPLD 編程下載技術(shù)、自動測試技術(shù)等；在計算機輔助工程方面融合了計算機輔助設(shè)計 CAD，計算機輔助制造 CAM，計算機輔助測試 CAT，計算機輔助工程 CAE 技術(shù)以及多種計算機語言設(shè)計概念；而在現(xiàn)代電子學(xué)方面則容納了更多的內(nèi)容，如電子線路設(shè)計理論，數(shù)字信號處理技術(shù)，數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)及基于微波技術(shù)的長線技術(shù)理論等。 現(xiàn)在對 EDA 的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有 EDA 的應(yīng)用。目前 EDA 技術(shù)已在各 大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。 VHDL 的簡單 介紹 VHDL 是于 1983 年由美國國防部發(fā)起創(chuàng)建，有 IEEE進一步發(fā)展并于 1987 年作為“ IEEE 標準 1076”發(fā)布。從此， VHDL成為硬件描述語言的業(yè)界標準之一。 VHDL 語言具有 很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大簡化了硬件設(shè)計任務(wù)，提高了設(shè)計效率和可靠性。 VHDL 具有與具體硬件電路無關(guān)和與設(shè)計平臺無關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，在語言易讀性和層次化結(jié)構(gòu)化設(shè)計方面表現(xiàn)了強大的生 命力和應(yīng)用潛力。因此， VHDL 支持各種模式的設(shè)計方法，自頂向下與自底向上或混合方法，在面對當今許多電子產(chǎn)品生命周期縮短，需要多次重新設(shè)計以融入最新技術(shù)、改變工藝等方面， VHDL 具有良好的適應(yīng)性。用 VHDL 進行電子系統(tǒng)設(shè)計的一個很大的優(yōu)點是設(shè)計者可以專心致力于其功能的實現(xiàn)，而不需要對不影響功能的與工藝有關(guān)的因素花費過多的時間和精力。 一． VHDL 在工程設(shè)計中的優(yōu)點： 7 （ 1） 與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強大的行為描述能力是避開具體的器 件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 （ 2） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。 （ 3） VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效 、 高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 （ 4） 對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 （ 5） VHDL 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。 二． VHDL 語言的開發(fā)流程 （ 1） 文本編輯：用任何文本編輯器都可以進行，也可以用專用的 HDL 編輯環(huán)境。通常 VHDL文件保存為 .vhd 文件 。 （ 2） 功能仿真：將文件調(diào)入 HDL 仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計可以跳過這一步，只在布線完成以后，進行時序仿真） 。 （ 3） 邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成 最簡的布爾表達式和信號的連接關(guān)系。邏輯綜合軟件會生成 .edf（ edif）的 EDA工業(yè)標準文件。 （ 4） 布局布線：將 .edf 文件調(diào)入 PLD廠家提供的軟件中進行布線，即把設(shè)計好的邏輯安放到 PLD/FPGA 內(nèi) 。 （ 5） 編程下載：確認仿真無誤后，將文件下載到芯片中 。 Quartus2 軟件 Quartus2 在基于 VHDL 程序設(shè)計中擁有輸入設(shè)計流程 ,其包 括設(shè)計輸入，綜合，適配，仿真測試和編程下載等方法。 Quartus2 與其他應(yīng)用 軟件相比 ，他提供了更強大、更直觀便捷和操作靈活的原理圖輸入設(shè)計功能 ，同時還配備了更豐富的適用于各種需要的元件庫，其中 8 包括基本的邏輯元件，宏功能元件，以及類似于 IP 核的參數(shù)可設(shè)置的宏功能塊LPM庫。 與傳統(tǒng)的數(shù)字電路實驗相比， Quartus2 提供原理圖輸入設(shè)計功能具有不可比擬的優(yōu)勢和先進性： 1） 設(shè)計者不必具備許多諸如編程技術(shù)，硬件描述語言等知識就能迅速入門，完成較大規(guī)模的電路設(shè)計系統(tǒng)。 2） 能進行任意層次的數(shù)字系統(tǒng)設(shè)計，傳統(tǒng)的數(shù)字電路實驗只能完成單一層次的設(shè)計。 3） 能對系統(tǒng)中的任意層次，或任一元件的功能進行精確的時序仿真。 4） 通過時序仿真能迅速定位電路系統(tǒng)中的錯誤所在，并及時糾正。 在對電子鐘的設(shè)計中，由于對編程知識掌握量有限，所以利用了 Quartus2的原理圖輸入設(shè)計方法的優(yōu)勢而對電子鐘電路進行設(shè)計，從而得到各模塊的設(shè)計流程。 9 第三 章 利用 Quartus2 原理圖輸入設(shè)計方法，將電子鐘的各模塊 電路：小時，分，秒及校時模塊在原理圖中畫出，并對其引腳進行設(shè)置，經(jīng)過驗證得到準確的電路原理圖。 原理圖 圖 1 頂層電路圖 在此結(jié)構(gòu)圖中 分為四個模塊， 每個模塊的作用分別為： 。通 過復(fù)位和使能端的控制，進行小時間的切換，其進制為 24進制，當顯示器上的數(shù)字顯示到 23： 59： 59 時小時立馬復(fù)位為零，再進行重新計時。 模塊。其控制原理與小時模塊基本相同，所不同之處為其進制為 60進制，進行電子鐘分鐘的控制。 模塊。其功能與作用于分鐘模塊相同。 時模塊。當電子鐘可以進行計時之后，我們要求可以對時間進行調(diào)節(jié)，所以在這個模塊中附加了對分鐘與小時的 調(diào)節(jié)功能。并且在這個環(huán)節(jié)中，當我們對分或小時進行調(diào)節(jié)時，所要調(diào)節(jié)的顯示器上的數(shù)字會進行閃爍， 當我們對數(shù)字進行切換之后就會達到穩(wěn)定的計 時效果。 小時模塊 小時模塊采用 24進制，由 四進制與六進制構(gòu)成 。 10 其程序如下： LIBRARY IEEE。 USE 。 USE 。 ENTITY hour IS PORT (CLK0,CLK1,RST,EN : IN STD_LOGIC。 q1,q0 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END hour。 ARCHITECTURE behav OF hour IS signal CLK : STD_LOGIC。 signal CQ1 : STD_LOGIC_VECTOR(7 DOWNTO 0)。 signal C0 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 signal C1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN cq1= c1 amp。 c0。 PROCESS(CLK, RST, EN) BEGIN case en is when 39。139。 =clk=clk1。 when 39。039。 =clk=clk0。 when others =null。 end case。 IF RST = 39。139。 THEN c1 = (OTHERS =39。039。) 。 c0 = (OTHERS =39。039。) 。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN IF c0 9 THEN c0 = c0 + 1。 ELSE c0 = (OTHERS =39。039。)。 IF c0 = 9 THEN c1 = c1 + 1。 END IF。 end if。 END IF。 if (c1=2 and c0=4) then c0 = (OT