【正文】 1 創(chuàng)新學(xué)分設(shè)計(jì)說明書 創(chuàng)新 學(xué)分 設(shè)計(jì)題目： 基于 VHDL 的時(shí)分復(fù)接器設(shè)計(jì) 學(xué) 院 名 稱： 信息工程學(xué)院 專業(yè)： 通信工程 班級(jí)： 090421 學(xué)號(hào)： 09042130 姓名： 堯國振 評(píng)分： 指導(dǎo) 教師： 韋芙芽 20 12 年 5 月 17 日 目 錄 2 一 、 時(shí)分多路復(fù)用（ TDM）原理 ??????????????? 4 二、 時(shí)分多路復(fù)用信號(hào)的產(chǎn)生模型 ??????????? ??? 6 三、 各功能模塊的 VHDL建模與程序設(shè)計(jì) ?????????? ? 7 分頻器及分頻器的 VHDL源程序 ?????????? ??? 7 內(nèi)碼控制器 ??????????????? ? ??? ??? 9 譯碼器及其 VHDL描述?????????? ? ??? ??? 9 時(shí)序發(fā)生器及其 VHDL描述 ?????????? ? ??? ? 10 count32 計(jì)數(shù)器的 VHDL 描述 ????????? ? ??? ? 12 nand0_1 非門的 VHDL 描述????????? ? ??? ?? 13 內(nèi)碼產(chǎn)生器 和內(nèi)碼控制器 及其 VHDL 描述 ????????? 13 輸出電路 及三態(tài)門 VHDL描述???????? ? ??? ?? 16 三．四路復(fù)用器系統(tǒng)的 VHDL 總程序及仿真 ???? ? ??? ?? 17 四．心得體會(huì) ?????????????????????? 21 五、附錄（子模塊仿真圖）???????????????? 22 六、 參考文獻(xiàn)?????????????????????? 24 引 言 3 在數(shù)字通信中 ,為了擴(kuò)大傳輸容量和提高傳輸效率 ,通常需要將若干個(gè)低速數(shù)字碼流按一定格式合并成一個(gè)高速數(shù)據(jù)碼 流 ,以便在高速寬帶信道中傳輸。數(shù)字復(fù)接就是依據(jù)時(shí)分復(fù)用基本原理完成數(shù)碼合并的一種技術(shù)，并且是數(shù)字通信中的一項(xiàng)基礎(chǔ)技術(shù)。當(dāng)今社會(huì)是數(shù)字話的社會(huì)，數(shù)字集成電路應(yīng)用廣泛。而在以往的 PDH 復(fù)接電路中，系統(tǒng)的許多部分采用的是模擬電路 ,依次有很大的局限性。隨著微電子技術(shù)的發(fā)展，出現(xiàn)了現(xiàn)場(chǎng)可編輯邏輯器件 (PLD)，其中應(yīng)用最廣泛的 當(dāng)屬現(xiàn)場(chǎng)可編程門陣列 (FPGA)和復(fù)雜可編程邏輯器件 (CPLD)。本文就是用硬件描述語言等軟件與技術(shù)來實(shí)現(xiàn)一個(gè)基于 CPLD/FPGA 的簡(jiǎn)單數(shù)字同步復(fù)接系統(tǒng)的設(shè)計(jì)。 在通信系統(tǒng)中，為了提高信道的利用率，使多路信號(hào)在同一條信道上傳輸時(shí)互相不產(chǎn)生干擾的方式叫做多路復(fù)用。在數(shù)字通信系統(tǒng)中主要采用時(shí)分多路復(fù)用（ TDM）方式，把時(shí)間劃分為若干時(shí)隙，讓多路數(shù)字信號(hào)的每一路占用不同的時(shí)隙，即多路信號(hào)在不同的時(shí)間內(nèi)被傳送，各路信號(hào)在時(shí)域中互不重疊。 關(guān)鍵詞：數(shù)碼合并 時(shí)分多路 CPLA/FPGA 復(fù)用 設(shè) 計(jì) 一．時(shí)分多路復(fù)用（ TDM）原理 時(shí)分多路復(fù)用（ TDM）是按傳輸信號(hào)的時(shí)間進(jìn)行分割的，它使不同的信號(hào)在不同的時(shí)間內(nèi)傳送，將整個(gè)傳輸時(shí)間分為許多時(shí)間間隔，每個(gè)時(shí)間片被一路信號(hào) 4 占用。 TDM就是通過在時(shí)間上交叉發(fā)送每一路信號(hào)的一部分來實(shí)現(xiàn)一條電路傳送多路信號(hào)的。電路上的每一短暫時(shí)刻只有一路信號(hào)存在。因 數(shù)字信 號(hào) 是有限個(gè)離散值，所以 TDM技術(shù)廣泛應(yīng)用于數(shù)字通信系統(tǒng) 。 圖 是時(shí)分多路復(fù)用的原理框圖， 發(fā)送端的各路話音信號(hào)經(jīng) 低 通濾波器將帶寬限制在 3400Hz 以內(nèi)，然后加到勻速旋轉(zhuǎn)的電子開關(guān) k1上，依次接通各路信號(hào)，它相當(dāng)于對(duì)各路信號(hào)按一定的時(shí)間間隙進(jìn)行抽樣。 k1 旋轉(zhuǎn)一周的時(shí)間為一個(gè)抽樣周期 T，這樣就做到了對(duì)每一路信號(hào)每隔周期 T 時(shí)間抽樣一次，此時(shí)間周期稱為 1 幀長(zhǎng)。發(fā)送端電子開關(guān) k1 不僅起到抽樣作用，同時(shí)還起到復(fù)用和合路的作用。合路后的抽樣信號(hào)送到編碼器進(jìn)行量化和編碼，然后，將信號(hào)碼流送往信道。在接收端，將各分路信號(hào)碼進(jìn)行統(tǒng)一譯碼，還原后的信號(hào)由分路開關(guān) k2 依次接通各分路，在各分路中經(jīng)低通濾波器將重建的話音信號(hào)送往收端用戶。 時(shí)分多路復(fù)用的關(guān)鍵是同步，為了保證正常通信，必須確保收發(fā)旋轉(zhuǎn)開關(guān)嚴(yán)格 同頻同相，同頻是指旋轉(zhuǎn)開關(guān)的旋轉(zhuǎn)速度要完全相同，同相是指當(dāng)發(fā)端旋轉(zhuǎn)開關(guān) K1 連接第一路信號(hào)時(shí)，收端旋轉(zhuǎn)開關(guān) K2 也必須連接在第一路信號(hào)上。 根據(jù)國際電報(bào)電話咨詢委員會(huì)（ CCITT）建議，目前 TDM 采用兩種標(biāo)準(zhǔn)系列：一種是歐洲和我們國家所采用的 30路系列，即由 32個(gè)話路組成一個(gè) PCM基群 ,如圖 ；另一種是北美和日本等國所采用的 24路體系，即由 24 個(gè)話路組成一個(gè) PCM 基群。 … S’3（ t） S’2（ t） S’1（ t） … … N 2 1 K1 K2 N 2 1 低通濾 波 器 PCM編碼 信道 PCM解碼 低通濾 波 器 低通濾 波 器 低通濾 波 器 低通濾 波 器 Si(t) 低通濾 波 器 S 2（ t） … S 1（ t） S 3（ t） Si(t) 5 圖 時(shí)分多路復(fù)用原理框圖 圖 PCM30/ 32 路基群系統(tǒng)的幀結(jié)構(gòu) 在 PCM30/32 系統(tǒng)中，抽樣頻率為 8kHz，抽樣周期 Ts=1/8000=125us，被稱為一個(gè)幀周期。每個(gè)抽樣值用 8 比特表示，所占用的時(shí)間 tc=125/32=，被稱為一個(gè)路時(shí)隙。每個(gè)比特所占用的時(shí)間為 tb=，總碼速率為fb=1/=2048kb/s。圖 給出了 PCM30/ 32 路 （ 基群 ）路制式 幀結(jié)構(gòu) ，從圖中可以看出 1 個(gè)復(fù)幀中有 16 個(gè)子幀 ( 編號(hào)為 F0， F1,? ， F15) ，其中 F0，F(xiàn)2， ,F14 為偶幀， F1， F3,? ， F15 為奇幀， 一幀分為 32 個(gè)路時(shí)隙， 分別用TS0~ TS31 表示 ， 其中 TS0 作為幀同步時(shí)隙，用來傳送幀同步碼組和幀失步對(duì)告碼， TS16 用來傳送復(fù)幀同步信號(hào)，復(fù)幀失步對(duì)告及各路信道信號(hào)，另外 30 路時(shí) 隙用來傳送 30 路話音信號(hào)，每個(gè)時(shí)隙可以插入 8 位二進(jìn)制信息碼 ( 即每時(shí)隙含 8 b 信息碼，由 PCM 編碼器完成 )，以上的幀構(gòu)成 PCM30/ 32 路基群系統(tǒng)。 f0 TS0 TS1 f0 0 t f … … … TS2 TS16 TS30 TS31 125us 6 圖 PCM30/ 32 路 （ 基群 ）路制式 幀結(jié)構(gòu) 二．時(shí)分多路復(fù)用信號(hào)的產(chǎn)生模型 模型 多路復(fù)用信號(hào)的產(chǎn)生模型如圖 所示 .它包括了分頻器、 內(nèi)碼控制器、 內(nèi)碼產(chǎn)生器、時(shí)序信號(hào)發(fā)生器及復(fù)用輸出電路等功能模塊。晶振輸出信號(hào)送給分頻器分頻后得到低頻信號(hào)作為內(nèi)碼產(chǎn)生器的時(shí)鐘信號(hào) 。每個(gè)內(nèi)碼產(chǎn)生器用于產(chǎn)生 8位數(shù)據(jù)碼且為串行輸出，作為內(nèi)部分路數(shù)據(jù)信號(hào)，其串行數(shù)據(jù)碼輸出受到時(shí)序信號(hào)的控制 。時(shí)序發(fā)生器的功能是產(chǎn)生四路寬度為 8 位數(shù)據(jù)碼寬度的時(shí)序信號(hào)，每路時(shí)序信號(hào)的相對(duì)相位延遲按規(guī)定順序?yàn)?8 位數(shù)據(jù)碼寬度 :輸出電路的功能是將四路分路碼組合成一路完整的復(fù)用信號(hào)。 7 圖 四路復(fù)用器的 VHDL建?？驁D 三、 各功能模塊的 VHDL建模與程序設(shè)計(jì) 分頻器 及分頻 器的 VHDL 源程序 ： 分頻器實(shí)際是一個(gè) 4 位二進(jìn)制計(jì)數(shù)器，其作用是將晶體振蕩電路產(chǎn)生的方波信號(hào)進(jìn)行分頻，其 16分頗輸出端作為內(nèi)碼控制器的控制輸入端 ,其 VHDL 建模符號(hào)如圖 所示。圖中， clk為時(shí)鐘信號(hào)輸入 :A D 為四位二進(jìn)制分頻輸出 .分別表示 16,8,4,2 分頻輸出。 分頻器的 VHDL 源程序 ： library IEEE。 use 。 use 。 entity count16 is 實(shí)體名 復(fù)用 信號(hào)輸出 時(shí) 鐘 分頻器 內(nèi)碼控制器 內(nèi)碼產(chǎn)生器 內(nèi)碼產(chǎn)生器 內(nèi)碼產(chǎn)生器 內(nèi)碼產(chǎn)生器 輸 出 電 路 時(shí)序發(fā)生器 圖 分頻器的 VHDL 建模符號(hào) 8 port(clk:in std_logic。 D,C,B,A:out std_logic)。 端口設(shè)置 end count16。 architecture rtl of count16 is signal count_4:std_logic_vector(3 downto 0)。 begin process(clk) 進(jìn)程敏感信號(hào) begin if(clk39。event and clk=39。139。) then 時(shí)鐘上升沿觸發(fā) if(count_4=1111) then count_4=0000。 else count_4=count_4+1。 end if。 end if。 end process。 D=count_4(0)。 最低位從 D 輸出 C=count_4(1)。 次低位從 C 輸出 B=count_4(2)。 此高位從 B 輸出 A=count_4(3)。 最高位從 A 輸出 end rtl。 上述程序在 所示 圖 分頻器的時(shí)序仿真波形 圖中 A表示 16分頻輸出， B表示 8分頻輸出， C表示 4分頻輸出， D表示 2分頻 9 輸出。 內(nèi)碼控制器 內(nèi)碼控制器實(shí)際也是一個(gè)分頻器，一個(gè)輸出端口輸出三位并行信號(hào) (圖 中只畫出信號(hào)走向 )作為內(nèi)碼產(chǎn)生器的 地址控制端 (選擇輸入端 )，另一輸出端作為時(shí)序產(chǎn)生器的控制端 .內(nèi)碼控制器對(duì)內(nèi)碼產(chǎn)生器的控制表現(xiàn)為內(nèi)碼控制器的內(nèi)碼產(chǎn)生器應(yīng)循環(huán)并依次輸出從“ 000, 001”一直到“ 111。這樣，內(nèi)碼 產(chǎn) 生器每個(gè)時(shí)鐘節(jié)拍輸出一位碼，通過輸出電路送到合路信道上，最終形成路串行碼流。 譯碼 器 及其 VHDL 描述 時(shí)序 發(fā) 生器 用于 產(chǎn)生 四路寬度為 8位數(shù)據(jù)碼寬度的 時(shí)序信號(hào)。具體實(shí)現(xiàn)是將內(nèi)碼控制器的二分頻端 (即 128kHz 時(shí)鐘輸出端 )通過一個(gè) 32分頻器，其二分頻和四分頻輸出端作為 2/4譯碼器的控制端， 2/4 譯碼器的四個(gè)輸出端，經(jīng) 過反相器后便得出本設(shè)計(jì)所要求的四路時(shí)序譯碼器的建模流程圖如圖 所示。 圖 譯碼器的 VHDL建模流程圖 其 VHDL 的 描述 程序如下： library ieee。 use 。 use 。 entity yimaqi is 譯碼器實(shí)體名 port(F2,F1:in std_logic。 Y3,Y2,Y1,Y0:out std_logic)。 end yimaqi。 分頻器的兩位 輸 出 F2amp。F1 F2amp。F1=00 F2amp。F1=01 F2amp。F1=10 F2amp。F1=11 輸出 =1110 輸出 =1101 輸出 =1011 輸出 =0111 10 architecture rtl of yimaqi is signal indata:std_logic_vector(1 downto 0)。 signal Y:std_logic_vector(3 downto 0)。 begin indata=F2amp。F1。 process(indata) begin case indata is when00=Y=1110。 2/4譯碼 when01=Y=1101。 2/4譯碼 when10=Y=1011。 2/4 譯碼 when11=Y=0111。 2/4 譯碼 when others=Y=XXXX。 end case。 end pr