【正文】 1 創(chuàng)新學分設計說明書 創(chuàng)新 學分 設計題目： 基于 VHDL 的時分復接器設計 學 院 名 稱： 信息工程學院 專業(yè)： 通信工程 班級： 090421 學號： 09042130 姓名： 堯國振 評分： 指導 教師： 韋芙芽 20 12 年 5 月 17 日 目 錄 2 一 、 時分多路復用（ TDM）原理 ??????????????? 4 二、 時分多路復用信號的產生模型 ??????????? ??? 6 三、 各功能模塊的 VHDL建模與程序設計 ?????????? ? 7 分頻器及分頻器的 VHDL源程序 ?????????? ??? 7 內碼控制器 ??????????????? ? ??? ??? 9 譯碼器及其 VHDL描述?????????? ? ??? ??? 9 時序發(fā)生器及其 VHDL描述 ?????????? ? ??? ? 10 count32 計數器的 VHDL 描述 ????????? ? ??? ? 12 nand0_1 非門的 VHDL 描述????????? ? ??? ?? 13 內碼產生器 和內碼控制器 及其 VHDL 描述 ????????? 13 輸出電路 及三態(tài)門 VHDL描述???????? ? ??? ?? 16 三．四路復用器系統(tǒng)的 VHDL 總程序及仿真 ???? ? ??? ?? 17 四．心得體會 ?????????????????????? 21 五、附錄（子模塊仿真圖）???????????????? 22 六、 參考文獻?????????????????????? 24 引 言 3 在數字通信中 ,為了擴大傳輸容量和提高傳輸效率 ,通常需要將若干個低速數字碼流按一定格式合并成一個高速數據碼 流 ,以便在高速寬帶信道中傳輸。數字復接就是依據時分復用基本原理完成數碼合并的一種技術，并且是數字通信中的一項基礎技術。當今社會是數字話的社會，數字集成電路應用廣泛。而在以往的 PDH 復接電路中，系統(tǒng)的許多部分采用的是模擬電路 ,依次有很大的局限性。隨著微電子技術的發(fā)展，出現了現場可編輯邏輯器件 (PLD)，其中應用最廣泛的 當屬現場可編程門陣列 (FPGA)和復雜可編程邏輯器件 (CPLD)。本文就是用硬件描述語言等軟件與技術來實現一個基于 CPLD/FPGA 的簡單數字同步復接系統(tǒng)的設計。 在通信系統(tǒng)中，為了提高信道的利用率，使多路信號在同一條信道上傳輸時互相不產生干擾的方式叫做多路復用。在數字通信系統(tǒng)中主要采用時分多路復用（ TDM）方式，把時間劃分為若干時隙，讓多路數字信號的每一路占用不同的時隙，即多路信號在不同的時間內被傳送，各路信號在時域中互不重疊。 關鍵詞：數碼合并 時分多路 CPLA/FPGA 復用 設 計 一．時分多路復用（ TDM）原理 時分多路復用（ TDM）是按傳輸信號的時間進行分割的，它使不同的信號在不同的時間內傳送，將整個傳輸時間分為許多時間間隔，每個時間片被一路信號 4 占用。 TDM就是通過在時間上交叉發(fā)送每一路信號的一部分來實現一條電路傳送多路信號的。電路上的每一短暫時刻只有一路信號存在。因 數字信 號 是有限個離散值，所以 TDM技術廣泛應用于數字通信系統(tǒng) 。 圖 是時分多路復用的原理框圖， 發(fā)送端的各路話音信號經 低 通濾波器將帶寬限制在 3400Hz 以內，然后加到勻速旋轉的電子開關 k1上，依次接通各路信號，它相當于對各路信號按一定的時間間隙進行抽樣。 k1 旋轉一周的時間為一個抽樣周期 T，這樣就做到了對每一路信號每隔周期 T 時間抽樣一次，此時間周期稱為 1 幀長。發(fā)送端電子開關 k1 不僅起到抽樣作用，同時還起到復用和合路的作用。合路后的抽樣信號送到編碼器進行量化和編碼，然后，將信號碼流送往信道。在接收端，將各分路信號碼進行統(tǒng)一譯碼，還原后的信號由分路開關 k2 依次接通各分路，在各分路中經低通濾波器將重建的話音信號送往收端用戶。 時分多路復用的關鍵是同步，為了保證正常通信，必須確保收發(fā)旋轉開關嚴格 同頻同相，同頻是指旋轉開關的旋轉速度要完全相同，同相是指當發(fā)端旋轉開關 K1 連接第一路信號時，收端旋轉開關 K2 也必須連接在第一路信號上。 根據國際電報電話咨詢委員會（ CCITT）建議，目前 TDM 采用兩種標準系列：一種是歐洲和我們國家所采用的 30路系列，即由 32個話路組成一個 PCM基群 ,如圖 ；另一種是北美和日本等國所采用的 24路體系，即由 24 個話路組成一個 PCM 基群。 … S’3（ t） S’2（ t） S’1（ t） … … N 2 1 K1 K2 N 2 1 低通濾 波 器 PCM編碼 信道 PCM解碼 低通濾 波 器 低通濾 波 器 低通濾 波 器 低通濾 波 器 Si(t) 低通濾 波 器 S 2（ t） … S 1（ t） S 3（ t） Si(t) 5 圖 時分多路復用原理框圖 圖 PCM30/ 32 路基群系統(tǒng)的幀結構 在 PCM30/32 系統(tǒng)中，抽樣頻率為 8kHz，抽樣周期 Ts=1/8000=125us，被稱為一個幀周期。每個抽樣值用 8 比特表示，所占用的時間 tc=125/32=，被稱為一個路時隙。每個比特所占用的時間為 tb=，總碼速率為fb=1/=2048kb/s。圖 給出了 PCM30/ 32 路 （ 基群 ）路制式 幀結構 ，從圖中可以看出 1 個復幀中有 16 個子幀 ( 編號為 F0， F1,? ， F15) ，其中 F0，F2， ,F14 為偶幀， F1， F3,? ， F15 為奇幀， 一幀分為 32 個路時隙， 分別用TS0~ TS31 表示 ， 其中 TS0 作為幀同步時隙，用來傳送幀同步碼組和幀失步對告碼， TS16 用來傳送復幀同步信號，復幀失步對告及各路信道信號，另外 30 路時 隙用來傳送 30 路話音信號，每個時隙可以插入 8 位二進制信息碼 ( 即每時隙含 8 b 信息碼，由 PCM 編碼器完成 )，以上的幀構成 PCM30/ 32 路基群系統(tǒng)。 f0 TS0 TS1 f0 0 t f … … … TS2 TS16 TS30 TS31 125us 6 圖 PCM30/ 32 路 （ 基群 ）路制式 幀結構 二．時分多路復用信號的產生模型 模型 多路復用信號的產生模型如圖 所示 .它包括了分頻器、 內碼控制器、 內碼產生器、時序信號發(fā)生器及復用輸出電路等功能模塊。晶振輸出信號送給分頻器分頻后得到低頻信號作為內碼產生器的時鐘信號 。每個內碼產生器用于產生 8位數據碼且為串行輸出，作為內部分路數據信號，其串行數據碼輸出受到時序信號的控制 。時序發(fā)生器的功能是產生四路寬度為 8 位數據碼寬度的時序信號，每路時序信號的相對相位延遲按規(guī)定順序為 8 位數據碼寬度 :輸出電路的功能是將四路分路碼組合成一路完整的復用信號。 7 圖 四路復用器的 VHDL建?？驁D 三、 各功能模塊的 VHDL建模與程序設計 分頻器 及分頻 器的 VHDL 源程序 ： 分頻器實際是一個 4 位二進制計數器，其作用是將晶體振蕩電路產生的方波信號進行分頻，其 16分頗輸出端作為內碼控制器的控制輸入端 ,其 VHDL 建模符號如圖 所示。圖中， clk為時鐘信號輸入 :A D 為四位二進制分頻輸出 .分別表示 16,8,4,2 分頻輸出。 分頻器的 VHDL 源程序 ： library IEEE。 use 。 use 。 entity count16 is 實體名 復用 信號輸出 時 鐘 分頻器 內碼控制器 內碼產生器 內碼產生器 內碼產生器 內碼產生器 輸 出 電 路 時序發(fā)生器 圖 分頻器的 VHDL 建模符號 8 port(clk:in std_logic。 D,C,B,A:out std_logic)。 端口設置 end count16。 architecture rtl of count16 is signal count_4:std_logic_vector(3 downto 0)。 begin process(clk) 進程敏感信號 begin if(clk39。event and clk=39。139。) then 時鐘上升沿觸發(fā) if(count_4=1111) then count_4=0000。 else count_4=count_4+1。 end if。 end if。 end process。 D=count_4(0)。 最低位從 D 輸出 C=count_4(1)。 次低位從 C 輸出 B=count_4(2)。 此高位從 B 輸出 A=count_4(3)。 最高位從 A 輸出 end rtl。 上述程序在 所示 圖 分頻器的時序仿真波形 圖中 A表示 16分頻輸出， B表示 8分頻輸出， C表示 4分頻輸出， D表示 2分頻 9 輸出。 內碼控制器 內碼控制器實際也是一個分頻器，一個輸出端口輸出三位并行信號 (圖 中只畫出信號走向 )作為內碼產生器的 地址控制端 (選擇輸入端 )，另一輸出端作為時序產生器的控制端 .內碼控制器對內碼產生器的控制表現為內碼控制器的內碼產生器應循環(huán)并依次輸出從“ 000, 001”一直到“ 111。這樣，內碼 產 生器每個時鐘節(jié)拍輸出一位碼，通過輸出電路送到合路信道上，最終形成路串行碼流。 譯碼 器 及其 VHDL 描述 時序 發(fā) 生器 用于 產生 四路寬度為 8位數據碼寬度的 時序信號。具體實現是將內碼控制器的二分頻端 (即 128kHz 時鐘輸出端 )通過一個 32分頻器，其二分頻和四分頻輸出端作為 2/4譯碼器的控制端， 2/4 譯碼器的四個輸出端，經 過反相器后便得出本設計所要求的四路時序譯碼器的建模流程圖如圖 所示。 圖 譯碼器的 VHDL建模流程圖 其 VHDL 的 描述 程序如下： library ieee。 use 。 use 。 entity yimaqi is 譯碼器實體名 port(F2,F1:in std_logic。 Y3,Y2,Y1,Y0:out std_logic)。 end yimaqi。 分頻器的兩位 輸 出 F2amp。F1 F2amp。F1=00 F2amp。F1=01 F2amp。F1=10 F2amp。F1=11 輸出 =1110 輸出 =1101 輸出 =1011 輸出 =0111 10 architecture rtl of yimaqi is signal indata:std_logic_vector(1 downto 0)。 signal Y:std_logic_vector(3 downto 0)。 begin indata=F2amp。F1。 process(indata) begin case indata is when00=Y=1110。 2/4譯碼 when01=Y=1101。 2/4譯碼 when10=Y=1011。 2/4 譯碼 when11=Y=0111。 2/4 譯碼 when others=Y=XXXX。 end case。 end pr