【正文】 1 1 引 言 VHDL(Very Higll Speed Integrated Circuit Hardware Description Language)即超高速集成電路硬件描述語(yǔ)言。它是 20 世紀(jì) 70 年代和 80 年代初由美國(guó)國(guó)防部為其超高速集成電 VHSIC 計(jì)劃提出的，支持硬件的設(shè)計(jì)、綜合、驗(yàn)證和測(cè)試，主要用于描述數(shù)字系統(tǒng)的行為、結(jié)構(gòu)、功能和接口 [1]，也是一種應(yīng)用較為廣泛的 HDL 語(yǔ)言，能對(duì)范圍廣泛的各種復(fù)雜的網(wǎng)絡(luò)（如電路系統(tǒng)、印刷電路板、芯片、邏輯門(mén)等）在不同的抽象級(jí)加以描述，而且在整個(gè)設(shè)計(jì)過(guò)程中可使用同 一種語(yǔ)言。采用 VHDL 作為 HDL 綜合設(shè)計(jì)的優(yōu)點(diǎn)有：標(biāo)準(zhǔn)語(yǔ)言，即設(shè)計(jì)者可在不同的環(huán)境（例如 MAX PLUS II）下進(jìn)行設(shè)計(jì)；仿真和綜合均可采用同一種語(yǔ)言進(jìn)行； VHDL 中提供的大量的模塊資源，簡(jiǎn)化了設(shè)計(jì)者的開(kāi)發(fā)工作；由 VHDL 描述的源文件既是程序軟件又可作為設(shè)計(jì)的文檔。 每當(dāng)夜幕降臨，街上的彩燈便發(fā)出形態(tài)各異、色彩斑斕的耀眼光芒，尤其是節(jié)假日，主要干道更是彩燈齊放，烘托出濃厚的節(jié)日氣氛．現(xiàn)代舞臺(tái)上彩燈的閃爍越發(fā)引人注目，更容易使人陶醉在歡樂(lè)的海洋中．彩燈裝置多種多樣 [2]，本文在設(shè)計(jì)中采用 EDA 技術(shù)，應(yīng)用目前 廣泛應(yīng)用的 VHDL 硬件電路描述語(yǔ)言，實(shí)現(xiàn)十六路彩燈控制器的設(shè)計(jì)，利用MAXPLUS II 集成開(kāi)發(fā)環(huán)境進(jìn)行綜合、仿真，并下載到 CPLD 可編程邏輯器件中，完成系統(tǒng)的控制作用。 課程設(shè)計(jì)背景 隨著電子技術(shù)的發(fā)展 , 應(yīng)用系統(tǒng)向著小型化、 快速化、大容量、重量輕的方向發(fā)展 ， EDA (Electronic Design Automatic) 技術(shù)的應(yīng)用引起電子產(chǎn)品及系統(tǒng)開(kāi)發(fā)的革命性變革。 VHDL 語(yǔ)言作為可編程邏輯器件的標(biāo)準(zhǔn)語(yǔ)言描述能力強(qiáng) , 覆蓋面廣，抽象能力強(qiáng) , 在實(shí)際應(yīng)用中越來(lái)越廣泛。在這個(gè)階段，人們開(kāi)始 追求貫徹整個(gè)系統(tǒng)設(shè)計(jì)的自動(dòng)化，可以從繁重的設(shè)計(jì)工作中徹底解脫出來(lái)，把精力集中在創(chuàng)造性的方案與概念構(gòu)思上，從而可以提高設(shè)計(jì)效率，縮短產(chǎn)品的研制周期。整個(gè)過(guò)程通過(guò) EDA 工具自動(dòng)完成，大大減輕了設(shè)計(jì)人員的工作強(qiáng)度，提高了設(shè)計(jì)質(zhì)量，減少了出錯(cuò)的機(jī)會(huì)。 VHDL 是美國(guó)國(guó)防部提出的一種經(jīng)過(guò)標(biāo)準(zhǔn)化認(rèn)證的硬件描述語(yǔ)言，使用 VHDL 語(yǔ)言進(jìn)行硬件設(shè)計(jì)有如下特點(diǎn)：將一項(xiàng)工程設(shè)計(jì)（或稱設(shè)計(jì)實(shí)體）分成外部（或稱可視部分，即端口）和內(nèi)部（或稱不可視部分） ，即設(shè)計(jì)實(shí)體的內(nèi)部功能和算法完成部分。本文介紹應(yīng)用美國(guó) ALTERA公司 的 MAX ＋ PLUS Ⅱ 平臺(tái)，使用 VHDL 硬件描述語(yǔ)言實(shí)現(xiàn)的十六路彩燈控制系 2 統(tǒng)。 課程設(shè)計(jì)目的 當(dāng)前電子系統(tǒng)的設(shè)計(jì)正朝著速度快、容量大、體積小、質(zhì)量輕、用電省的方向發(fā)展。推動(dòng)該潮流發(fā)展的決定性因素之一就是使用了現(xiàn)代化的設(shè)計(jì)工具。 EDA[4]是電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation）的縮寫(xiě)，在 20 世紀(jì) 60 年代中期從計(jì)算機(jī)輔助設(shè)計(jì)（ CAD）、計(jì)算機(jī)輔助制造（ CAM）、計(jì)算機(jī)輔助測(cè)試（ CAT）和計(jì)算機(jī)輔助工程（ CAE）的概念發(fā)展而來(lái)的。 利用 EDA 工具，電子設(shè)計(jì)師可 以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出 IC 版圖或 PCB 版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成。 EDA 現(xiàn)已廣泛用于機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)和軍事等眾多領(lǐng)域的設(shè)計(jì)和制造。 作為通信專業(yè)的學(xué)生，通過(guò)這次 EDA 方面的課程設(shè)計(jì)，可以提高我們對(duì) EDA 領(lǐng)域及通信電路設(shè)計(jì)領(lǐng)域的認(rèn)識(shí)，有利于培養(yǎng)我們?cè)谕ㄐ烹娐?EDA 方面的設(shè)計(jì)能力。一人一題特別有利于鍛煉我們獨(dú)立分析問(wèn)題和解決問(wèn)題的能力。設(shè)計(jì)過(guò)程的復(fù)雜加老師的嚴(yán)格要求有益于培養(yǎng)我們 嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)。 3 2 理論基礎(chǔ) EDA 技術(shù)及發(fā)展 20 世紀(jì)末，數(shù)字電子技術(shù)得到飛速發(fā)展，有力地推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化的提高。在其推動(dòng)下，數(shù)字電子技術(shù)的應(yīng)用已經(jīng)滲透到人類生活的各個(gè)方面。從計(jì)算機(jī)到手機(jī)，從數(shù)字電話到數(shù)字電視，從家用電器到軍用設(shè)備，從工業(yè)自動(dòng)化到航天技術(shù)，都盡可能采用數(shù)字電子技術(shù)。 EDA 技術(shù)就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在 EDA 工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言 HDL（ Hardware Description Language）為系統(tǒng) 邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯化簡(jiǎn)、編譯、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件 CPLD/FPGA或?qū)Ｓ眉呻娐?ASIC（ Application Specific Integrated Circuit）芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能 .EDA 的優(yōu)點(diǎn) : 使得電子電路設(shè)計(jì)者的工作僅限于利用硬件描述語(yǔ)言和EDA 軟件平臺(tái)來(lái)完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)；極大地提高了設(shè)計(jì)效率；減少設(shè)計(jì)周期；節(jié)省設(shè)計(jì)成本。 EDA 的發(fā)展歷經(jīng)三個(gè)階段： CAD（ Computer Aided Design）、 CAE（ Computer Aided Engineering）、 EDA（ Electronic Design Automation） CAD：計(jì)算機(jī)輔助設(shè)計(jì)。 EDA 技術(shù)發(fā)展的早期階段，主要借助計(jì)算機(jī)對(duì)所設(shè)計(jì)的電路進(jìn)行一些模擬和預(yù)測(cè)，輔助進(jìn)行集成電路版圖編輯、印刷電路板 PCB（ Printed Circuit Board）布局布線等簡(jiǎn)單的版圖繪制等工作。 CAE：計(jì)算機(jī)輔助工程設(shè)計(jì)。在 CAD 的工具逐步完善的基礎(chǔ)上發(fā)展起來(lái)的，尤其是人們?cè)谠O(shè)計(jì)方法學(xué)、設(shè)計(jì)工具集成化方面取得了長(zhǎng)足的進(jìn)步，利用計(jì)算機(jī)建立各種設(shè)計(jì)單元庫(kù)，大大提高了 工作效率。 20 世紀(jì) 90 年代以來(lái)，微電子工藝水平已經(jīng)達(dá)到了 65納米級(jí)在一個(gè)芯片上已經(jīng)可以集成上百萬(wàn)乃至數(shù)億只晶體管，芯片速度達(dá)到了吉比特 /秒量級(jí)，百萬(wàn)門(mén)以上的可編程邏輯器件陸續(xù)面世，對(duì)電子設(shè)計(jì)的工具提出了更高的要求，提供了廣闊的發(fā)展空間。 EDA：電子設(shè)計(jì)自動(dòng)化設(shè)計(jì)。前期將設(shè)計(jì)師的高層次設(shè)計(jì)由工具來(lái)完成，如可以將用戶要求轉(zhuǎn)換為設(shè)計(jì)技術(shù)規(guī)范，有效處理可用資源與理想設(shè)計(jì)目標(biāo)之間的矛盾按具體的 4 的硬件、軟件和算法分解設(shè)計(jì)等。設(shè)計(jì)師可以在不太長(zhǎng)的時(shí)間內(nèi)使用 EDA 工具，通過(guò)一些簡(jiǎn)單標(biāo)準(zhǔn)化的設(shè)計(jì)過(guò)程，利用微電子廠家提供的設(shè) 計(jì)庫(kù)來(lái)完成數(shù)萬(wàn)門(mén) ASIC 和集成系統(tǒng)的設(shè)計(jì)與驗(yàn)證。 EDA 以系統(tǒng)級(jí)設(shè)計(jì)為核心，包括系統(tǒng)行為級(jí)描述與結(jié)構(gòu)綜合，系統(tǒng)仿真與測(cè)試驗(yàn)證，系統(tǒng)劃分與指標(biāo)分配，系統(tǒng)決策與文件生成等一整套的電子系統(tǒng)設(shè)計(jì)自動(dòng)化工具。 不僅具有電子系統(tǒng)設(shè)計(jì)的能力，而且能提供獨(dú)立于工藝和廠家的系統(tǒng)級(jí)設(shè)計(jì)能力，具有高級(jí)抽象的設(shè)計(jì)構(gòu)思手段。提供方框圖、狀態(tài)圖和流程圖的編輯能力，具有適合層次描述和混合信號(hào)描述的硬件描述語(yǔ)言 (如 VHDL、 AHDL 或 VerilogHDL)，同時(shí)含有各種工藝的標(biāo)準(zhǔn)元件庫(kù)。 EDA 設(shè)計(jì)流程如圖 所示： 圖 EDA 設(shè)計(jì)流程圖 用 VHDL 硬件描述語(yǔ)言的形式來(lái)進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便、靈活，利用 EDA 軟件進(jìn)行編譯、優(yōu)化、仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開(kāi)發(fā)的成本，這種設(shè)計(jì)方法已成為當(dāng)今數(shù)字系統(tǒng)設(shè)計(jì)的潮流 [3]。 ． VHDL 語(yǔ)言概述 電子設(shè)計(jì)自動(dòng)化（ EDA）的關(guān)鍵技術(shù)之一是要求用形式化方法來(lái)描述數(shù)字系統(tǒng)的硬件電路。 VHDL 硬件描述語(yǔ)言在電子設(shè)計(jì)自動(dòng)化中扮演著重要的角色，他是 EDA 技術(shù)研究的重點(diǎn)之一。 硬件描述語(yǔ)言是 EDA 技術(shù)的重要組成部分， VHDL 是作為電子設(shè)計(jì)主流硬件描述語(yǔ) 言， VHDL（ Very High Speed Integrated Circuit Hardware Description Language）于 1983 5 年由美國(guó)國(guó)防部發(fā)起創(chuàng)建，由 IEEE 進(jìn)一步發(fā)展并在 1987 年作為 IEEE 標(biāo)準(zhǔn) 10760 發(fā)布。因此， VHDL 成為硬件描述語(yǔ)言的業(yè)界標(biāo)準(zhǔn)之一。 VHDL作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。 VHDL 語(yǔ)言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì) 任務(wù)，提高了設(shè)計(jì)效率和可靠性，使用 VHDL 語(yǔ)言，可以就系統(tǒng)的總體要求出發(fā)，自上而下地將設(shè)計(jì)內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。一個(gè)完整的 VHDL 程序包括以下幾個(gè)基本組成部分：實(shí)體（ Entity），結(jié)構(gòu)體（ Architecture），程序包（ Package），庫(kù)（ Library）。其中，實(shí)體是一個(gè) VHDL 程序的基本單元，由實(shí)體說(shuō)明和結(jié)構(gòu)體兩部分組成，實(shí)體說(shuō)明用于描述設(shè)計(jì)系統(tǒng)的外部接口信號(hào)；結(jié)構(gòu)體用于描述系統(tǒng)的行為，系統(tǒng)數(shù)據(jù)的流程或系統(tǒng)組織結(jié)構(gòu)形式。程序包存放各設(shè)計(jì)模塊能共享的數(shù)據(jù)類型，常數(shù)，子程序等。庫(kù)用于 存放已編譯的實(shí)體，機(jī)構(gòu)體，程序包及配置。 VHDL 語(yǔ)言的編譯環(huán)境有不同的版本，我們應(yīng)用的是 Altera 公司的 Maxplus 軟件，它的操作順序如下：使用 TEXTEDITOR 編寫(xiě) VHDL 程序使用 COMPILER 編譯 VHDL 程序；使用 WAVE2FORMEDITOR， SIMULAROT 仿真實(shí)驗(yàn)；使用 TIMINGANALTZER 進(jìn)行芯片的時(shí)序分析；用 FLOORPLANEDITOR 鎖定芯片管腳位置；使用PROGRAMMER 將編譯好的 VHDL 程序下載到芯片中。 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是顯而易 見(jiàn)的： （ 1）與其他的硬件描述語(yǔ)言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 （ 2） VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 （ 3） VHDL 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí) 現(xiàn)。 （ 4）對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。 （ 5） VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 （ 6）用 VHDL 語(yǔ)言編寫(xiě)的源程序便于文檔管理，用源代碼描述來(lái)進(jìn)行復(fù)雜控制邏 6 輯的設(shè)計(jì)，既靈活方便，又便于設(shè)計(jì)結(jié)果的交流、保存和重用。 在 VHDL 語(yǔ)言中，狀態(tài)機(jī)有兩種：莫爾型和米勒型。 莫爾型狀態(tài)機(jī)的輸出僅是狀態(tài)向量的函數(shù)，輸出信號(hào)只和狀態(tài)機(jī)所處的狀態(tài)有 關(guān)。圖 如下： 圖 莫爾型狀態(tài)機(jī)模型 米勒型狀態(tài)機(jī)的輸出變化要領(lǐng)先一個(gè)時(shí)鐘周期，它的輸出既和當(dāng)前狀態(tài)有關(guān)，又和所有輸入信號(hào)有關(guān)。換句話說(shuō)，在米勒型狀態(tài)機(jī)中一旦輸入信號(hào)發(fā)生變化或者狀態(tài)發(fā)生變化，輸出新好多將隨之發(fā)生變化。圖 如下： 圖 米勒型狀態(tài)機(jī)模型 由于本設(shè)計(jì)的狀態(tài)變化與輸入信號(hào)有關(guān)，所以采用米勒型狀態(tài)機(jī)。較好的解決了五種狀態(tài)（復(fù)位狀態(tài)，測(cè)試狀態(tài)，設(shè)置狀態(tài)，烹調(diào)狀態(tài)，完成 狀態(tài)）之間的轉(zhuǎn)化。程序中，首先使控制器處于復(fù)位狀態(tài)，此時(shí)把所有信號(hào)清零，再根據(jù)輸入信號(hào)轉(zhuǎn)換狀態(tài)。 綜上所述， VHDL 語(yǔ)言的極強(qiáng)的行為描述能力和豐富的仿真語(yǔ)句及庫(kù)函數(shù)，決定了它具有支持大規(guī)模設(shè)計(jì)的分析和已有設(shè)計(jì)的再利用功能 5 和功能 6，用 VHDL 完成一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。這種方式突破了門(mén)級(jí)設(shè)計(jì)的瓶頸，極大地減少了電路設(shè)計(jì)的時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開(kāi)發(fā)成本。 OUTPUTS CLK RES INPUTS 組合邏輯 1 寄存器 CLK OUTPUTS INPUTS RES 組合邏輯 1 寄存器 組合邏輯 2 7 VHDL 的設(shè)計(jì)流程如下： 1． 設(shè)計(jì)規(guī)范的定義。明確設(shè)計(jì)的目的，進(jìn)行設(shè)計(jì)的總體 規(guī)劃。分析設(shè)計(jì)要求，以及自己要達(dá)到的設(shè)計(jì)目的和目標(biāo)。 2． 采用 VHDL 進(jìn)行設(shè)計(jì)描述。這部分包括設(shè)計(jì)規(guī)劃和程序的編寫(xiě)。設(shè)計(jì)規(guī)劃主要包括設(shè)計(jì)方式的選擇及是否進(jìn)行模塊劃分。設(shè)計(jì)方式一般包括直接設(shè)計(jì)，自頂向下和自底向下設(shè)計(jì)。 3． VHDL 程序仿真。對(duì)于某些人而言，仿真這一步似乎是可有可無(wú)的。但是對(duì)于一個(gè)可靠的設(shè)計(jì)而言，任何設(shè)計(jì)最好都進(jìn)行仿真，以保證設(shè)計(jì)的可靠性。另外，對(duì)于作為一個(gè)獨(dú)立的設(shè)計(jì)項(xiàng)目而言，仿真文件的提供足可以證明你設(shè)計(jì)的完整性。 4． 綜合、優(yōu)化和布局布線。綜合指的是將設(shè)計(jì)描述轉(zhuǎn)化成底層電路的表示形式，其結(jié) 果是一個(gè)網(wǎng)表或者是一組邏輯方程；優(yōu)化，這個(gè)主要是為了提高程序的執(zhí)行效率及減少資源的利用；布局布線，指的是將邏輯關(guān)系轉(zhuǎn)化成電路連接的方式。 5．仿真。這一步主要是為了確定你的設(shè)計(jì)在經(jīng)過(guò)布局布線之后，是不是還滿足你的設(shè)計(jì)要求。 Max Plus II 概述 Max Plus II 是美國(guó) Altera 公司開(kāi)發(fā)的軟件，它具有操作系統(tǒng)的程序界面，采用全菜單操作和鼠標(biāo)操作方式，是