【正文】 《計(jì)算機(jī)組成原理》課程設(shè)計(jì)報(bào)告 學(xué) 院 計(jì)通學(xué)院 專 業(yè) 網(wǎng)絡(luò)工程 班 級(jí) 學(xué) 號(hào) 學(xué)生姓名 指導(dǎo)教師 課程成績(jī) 完成日期 2021 年 1 月 6 日 課程設(shè)計(jì)任務(wù)書 計(jì)算機(jī)與通信工程 學(xué)院 網(wǎng)絡(luò)工程 專業(yè) 課程名稱 計(jì)算機(jī)組成原理課程設(shè)計(jì) 時(shí) 間 第 1 學(xué)期 18~19 周 學(xué)生姓名 指導(dǎo)老師 題 目 基于 VHDL 的智能函數(shù)發(fā)生器的設(shè)計(jì) 主要內(nèi)容： 本設(shè)計(jì)根據(jù)計(jì)算機(jī)組成原理中移位寄存器的相關(guān)知識(shí)，利用 VHDL 語言設(shè)計(jì)出智能函數(shù)發(fā)生器，主要是正弦波，方波，三角波，遞增，遞減斜波和階梯波六種函數(shù)發(fā)生器，然后通過函數(shù)選擇器進(jìn)行選擇，決定要輸出的函數(shù)。 要求： （ 1）要求能獨(dú)立地運(yùn)用 VHDL 語言、 EDA 相關(guān)知識(shí)和 Max Plus II 仿真軟件，編制一個(gè)簡(jiǎn)單的課程設(shè)計(jì)。 （ 2） 學(xué)生 按要求編寫課程設(shè)計(jì)報(bào)告書，能正確闡述設(shè)計(jì)和實(shí)驗(yàn)結(jié)果。 （ 3）通過課程 設(shè)計(jì)培養(yǎng)學(xué)生嚴(yán)謹(jǐn)?shù)目茖W(xué)態(tài)度和團(tuán)隊(duì)協(xié)作精神。 （ 4）學(xué)生應(yīng)抱著嚴(yán)謹(jǐn)認(rèn)真的態(tài)度積極投入到課程設(shè)計(jì)過程中，認(rèn)真查閱相應(yīng)文獻(xiàn)以及實(shí)現(xiàn)，給出個(gè)人分析、設(shè)計(jì)以及實(shí)現(xiàn)。 應(yīng) 當(dāng)提交的文件： （ 1）課程 設(shè)計(jì) 報(bào)告。 （ 2）課程 設(shè)計(jì)附件（ 源程序、各類圖紙、實(shí)驗(yàn)數(shù)據(jù)、仿真截圖等實(shí)證材料 ） 。 課程設(shè)計(jì)成績(jī)?cè)u(píng)定 學(xué) 院 計(jì)通學(xué)院 專 業(yè) 網(wǎng)絡(luò)工程 班 級(jí) 學(xué) 號(hào) 學(xué)生姓名 指導(dǎo)教師 完成日 期 指導(dǎo)教師對(duì)學(xué)生在課程設(shè)計(jì)中的評(píng)價(jià) 評(píng)分項(xiàng)目 優(yōu) 良 中 及格 不及格 課程設(shè)計(jì)中的創(chuàng)造性成果 學(xué)生掌握課程內(nèi)容的程度 課程設(shè)計(jì)完成情況 課程設(shè)計(jì)動(dòng)手 能力 文字表達(dá) 學(xué)習(xí)態(tài)度 規(guī)范要求 課程設(shè)計(jì)論文的質(zhì)量 指導(dǎo)教師對(duì)課程設(shè)計(jì)的評(píng)定意見 綜合成績(jī) 指導(dǎo)教師簽字 年 月 日 基于 VHDL 的智能函數(shù)發(fā)生器的 設(shè)計(jì) 學(xué)生： 指導(dǎo)老師： 摘 要 系統(tǒng)使用 EDA 技術(shù)設(shè)計(jì)了智能函數(shù)發(fā)生器，采用硬件描述語言 VHDL 進(jìn)行設(shè)計(jì)，然后進(jìn)行編程，時(shí)序仿真等。在 Max+plusⅡ軟件開發(fā)平臺(tái)，輸入原理圖或硬件描述語言 VHDL完成的設(shè)計(jì)文件，系統(tǒng)將自動(dòng)地完成邏輯編譯、綜合、仿真、目標(biāo)芯片的適配編譯、下載等的工作。設(shè)計(jì)的工作是利用編程的方式來進(jìn)行對(duì)系統(tǒng)的功能的描述，在 EDA工具的幫助下，應(yīng)用相應(yīng)的可編程器件，實(shí)現(xiàn)設(shè)計(jì)的最終結(jié)果。使常用到的波形發(fā)生器微型化，設(shè)計(jì)簡(jiǎn)單化，使用簡(jiǎn)單化 。 關(guān)鍵詞 ： EDA； VHDL；函數(shù)發(fā)生器 The design of Intelligent function generator based on VHDL Student Name: TangShengYuan Teacher: Cai Shuo Abstract: System using EDA technology to design of intelligent function signal generator, using hardware description language VHDL design, and programming, timing simulation. In the Max+plus software development platform, input schematic or hardware description language VHDL pleted the design documents, the system will automatically plete the logic pilation, prehensive, simulation, the target chip adaptation pile, Download work. Design of the work is the use of programming way to carry on the function of the system are described, with the help of EDA tool, the application of appropriate programmable device design, implementation of the final result. The mon to the waveform generator miniaturization, simple design, easy to use。 Keywords: EDA。 VHDL。 Function generator 目錄 1 引 言 ............................................................................................................................................................................... 1 課程設(shè)計(jì)的目的 ................................................................................................................................................... 1 課程設(shè)計(jì)的內(nèi)容 ................................................................................................................................................... 1 2 EDA 和 VHDL 簡(jiǎn)介 .................................................................................................................................................... 3 EDA 簡(jiǎn)介 .................................................................................................................................................................... 3 VHDL............................................................................................................................................................................. 4 1 VHDL 的簡(jiǎn)介 ......................................................................................................................................................... 4 2 VHDL 語言的特點(diǎn) .............................................................................................................................................. 4 3 VHDL 的設(shè)計(jì)流程 .............................................................................................................................................. 4 MAXPLUS II 簡(jiǎn)介 .................................................................................................................................................. 6 3 智能函數(shù)發(fā)生器設(shè)計(jì)過程 .................................................................................................................................... 8 設(shè)計(jì)規(guī)劃 ................................................................................................................................................................... 8 各模塊工作原理及設(shè)計(jì) ................................................................................................................................... 8 4 系統(tǒng)仿真 ....................................................................................................................................................................... 16 三角波函數(shù)模塊仿真 ..................................................................................................................................... 16 遞減諧波函數(shù)模塊仿真 ................................................................................................................................ 16 遞增諧波函數(shù)模塊仿真 ................................................................................................................................ 16 階梯波函數(shù)模塊仿真 ..................................................................................................................................... 17 方波函數(shù)模塊 仿真 ........................................................................................................................................... 17 正弦波函數(shù)模塊仿真 ..................................................................................................................................... 17 整體仿真 ............................................................................................................................................