【正文】 題目：基于 VHDL 語言的八路數(shù)字搶答器設(shè)計(jì) 【作者簡介】班級(jí)： 班號(hào)： 姓名： 學(xué)號(hào)： 摘 要 搶答器作為一種電子產(chǎn)品，早已廣泛應(yīng)用于各種智力和知識(shí)競賽場合，是競賽問答中一種常用的必備裝置；從原理上講，它是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時(shí)序邏輯電路．電路結(jié)構(gòu)形式多種多樣，可以利用簡單的與非門構(gòu)成，也可以利用觸發(fā)器構(gòu)成，也可以利用單片機(jī)來完成．利用單片機(jī)來設(shè)計(jì)搶答器，使得結(jié)果更簡單，功能更優(yōu)越。 本設(shè)計(jì)是基于單片機(jī)控制的六路搶答器，利用單片機(jī)的定時(shí)器 /計(jì)數(shù)器定時(shí)和記 數(shù)的原理，將軟、硬件有機(jī)地結(jié)合起來，使得系統(tǒng)能夠正確地進(jìn)行計(jì)時(shí)，同時(shí)使數(shù)碼管能夠正確地顯示時(shí)間。用開關(guān)做鍵盤輸出，揚(yáng)聲器發(fā)生提示。同時(shí)系統(tǒng)能夠?qū)崿F(xiàn)：在搶答中，只有開始后搶答才有效，如果在開始搶答前搶答為無效；搶答限定時(shí)間和回答問題的時(shí)間可在 199s設(shè)定；可以顯示是哪位選手有效搶答和無效搶答，正確按鍵后有音樂提示；搶答時(shí)間和回答問題時(shí)間倒記時(shí)顯示，滿時(shí)后系統(tǒng)計(jì)時(shí)自動(dòng)復(fù)位及主控強(qiáng)制復(fù)位；按鍵鎖定，在有效狀態(tài)下，按鍵無效非法。 關(guān)鍵詞 搶答器 。EDA。VHDL 語言 Abstract Answer devices as an electronic products, has long been widely used in a variety of occasions, intelligence and knowledge petitions, quiz contests are essential in a monly used device。 from the principle, it is a typical digital circuit, including a bination of logic circuits and sequential logic circuit. Circuit structure of a variety of forms, can make use of simple and nongate structure can also be used to trigger position, can also be used to plete singlechip microputer. Answer the use of singlechip design, and makes the results more simple function better. The design is based on the sixway SCM Answer, and the use of singlechip timer / counter timing and number of the principles in mind, the hardware and software bine to make the system time correctly, while the digital control able to correctly display the time. Switch the keyboard to do with output, speaker prompted occurred. At the same time, the system can be realized: In the Answer, only after the Answer to be valid, if at the beginning of preAnswer Answer invalid。 Answer to answer the question of limited time and the time can be set in 199s。 can show who39。s effective and Answer Answer invalid, the correct button prompt after the music。 Answer question time and time倒記時(shí) show full time after the system automatically reset and master reset mandatory。 keys locked in the effective state, the key is invalid illegal. 石家莊經(jīng)濟(jì)學(xué)院本科生科技論文 2 Key words answer devices。EDA。VHDL language 一、 設(shè)計(jì)原理與技術(shù)方法： （一） 整體簡介 Max+plusII(或?qū)懗?Maxplus2,或 MP2) 是 Altera 公司推出的的第三代 PLD 開發(fā)系統(tǒng)(Altera 第四代 PLD 開發(fā)系統(tǒng)被稱為： QuartusII，主要用于設(shè)計(jì)新器件和大規(guī)模 CPLD/FPGA).使用 MAX+PLUSII 的設(shè)計(jì)者不需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。設(shè)計(jì)者可以用自己熟悉的設(shè)計(jì)工具（如原理圖輸入或硬件描述語言）建立設(shè)計(jì)， MAX+PLUSII 把這些設(shè)計(jì)轉(zhuǎn)自動(dòng)換成最終所需的格式。其設(shè)計(jì)速度非?？?。對于一般幾千門的電路設(shè)計(jì)，使用 MAX+PLUSII，從設(shè)計(jì)輸入到器件編程完畢，用戶拿到設(shè)計(jì)好的邏輯電路，大約只需幾小時(shí)。設(shè)計(jì)處理一般在數(shù)分鐘內(nèi)內(nèi)完成。特別是在原理圖輸入等方面， Maxplus2被公認(rèn)為是最易使 用，人機(jī)界面最友善的PLD 開發(fā)軟件，特別適合初學(xué)者使用。 使用 Maxplus2基本上也是有以 下 幾個(gè)步驟： 搶答器的邏輯結(jié)構(gòu)主要由搶答鑒別 lock 模塊、定時(shí)模塊、譯碼模塊和報(bào)警器模塊組成。在整個(gè)搶答器中最關(guān)鍵的是如何實(shí)現(xiàn)搶答封鎖，在控制鍵按下的同時(shí)計(jì)數(shù)器倒計(jì)時(shí)顯示有效剩余時(shí)間。除此之外，整個(gè)搶答器還需有一個(gè)“復(fù)位開始”信號(hào)，以便搶答器能實(shí)現(xiàn)清零和開始。搶答器共有 3個(gè)輸出顯示，選手代號(hào)、計(jì)數(shù)器的個(gè)位和十位，他們輸出全都為 BCD 碼輸出，這樣便于和顯示譯碼器 連接。當(dāng)主持人按下控制鍵、選手按下?lián)尨疰I蜂鳴器短暫響起。整體原理框圖如圖 1所示。 圖 1 整體原理框圖 搶答器同時(shí)供 8名選手或 8個(gè)代表隊(duì)比賽，分別用 8個(gè)按鈕 [a1]～ [a8]。設(shè)置一個(gè)系統(tǒng)清除和搶答控制開關(guān) Reset, 該開關(guān)由主持人控制。搶答器具有鎖存與顯示功能。即選手按動(dòng)按鈕，鎖存相 應(yīng)的編號(hào)，揚(yáng)聲器發(fā)出聲響提示，數(shù)碼顯示選手號(hào)碼。其他人再按鍵，系統(tǒng)進(jìn)行了優(yōu)先鎖存，不再響應(yīng)，優(yōu)先搶答選手的編號(hào)一直保持到主持人將系統(tǒng)清除為止，下一次搶答開始。擴(kuò)展功能：該電路具有犯規(guī)報(bào)警功能。當(dāng)主持人未按下開關(guān)開始搶答前，參石家莊經(jīng)濟(jì)學(xué)院本科生科技論文 3 賽選手若按下開關(guān)，則搶答系統(tǒng)發(fā)出蜂鳴聲報(bào)警并顯示犯規(guī)組別。 （二）搶答器工作流程 搶答器的基本工作原理 :在搶答競賽或呼叫時(shí)，有多個(gè)信號(hào)同時(shí)或不同時(shí)送入主電路中，搶答器內(nèi)部的寄存器工作，并識(shí)別、記錄第一個(gè)號(hào)碼，同時(shí)內(nèi)部的定時(shí)器開始工作，記錄有關(guān)時(shí)間并產(chǎn)生超時(shí)信號(hào)。在整個(gè)搶答器工作過 程中，顯示電路、語音電路等還要根據(jù)現(xiàn)場的實(shí)際情況向外電路輸出相應(yīng)信號(hào)。搶答器的工作流程分為、系統(tǒng)復(fù)位、正常流程、犯規(guī)流程等幾部分，如圖 2 所示。 圖 2 搶答器工作流程 （三）搶答器各部分電路 搶答器鑒別模塊： 加載程序 運(yùn)行 行 開始 開始數(shù)碼管顯 示 30開始搶 按時(shí)間倒計(jì)時(shí) 開始前有選手搶按 顯示犯規(guī)選手號(hào)碼并伴有語音報(bào)警 倒計(jì)時(shí)結(jié) 束，超時(shí) 有選手 搶按 顯示FFF 顯示選手號(hào)碼，倒計(jì)時(shí)時(shí)間 ,語音報(bào)警，答 題 ,答題時(shí)間倒計(jì)時(shí) 正常流程 犯規(guī)流程 若超過答題時(shí)間，則數(shù)碼管示 00 答題完 根據(jù)選手表現(xiàn)由主持人加分 石家莊經(jīng)濟(jì)學(xué)院本科生科技論文 4 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的搶答功能，并且能實(shí)現(xiàn)當(dāng)有一路搶答按鍵按下時(shí)，該路搶答信號(hào)將其余個(gè)綠搶答封鎖的功能。在這個(gè)模塊輸入端有 WARN 輸入 (以時(shí)間控制系統(tǒng)的 WARN 輸出信號(hào)為信號(hào)源 )、一個(gè)和“時(shí)間控制系統(tǒng)”公用的 CLEAR 端、 6 人 搶答輸入信號(hào)端 S0,S1,S2,S3， S4， S5 和有一個(gè)時(shí)鐘信號(hào)端 CLK，這個(gè)時(shí)鐘信號(hào)是個(gè)高頻信號(hào)，用以掃描S0， S1， S2， S3 是否有信號(hào)輸入。輸出端有對應(yīng)于 S0， S1， S2， S3， S4， S5 編號(hào)的 6 個(gè)指示燈 LED 和 4 線 2 進(jìn)制輸出端 STATES（用于鎖存當(dāng)前的狀態(tài)），還有一個(gè) STOP 端用于指示S0,S1,S2,S3， S4， S5按鈕狀態(tài)（控制計(jì)時(shí)器停止）。 在此模塊中高頻時(shí)鐘信號(hào)一直作用，此時(shí)，若主持人按下 CLEAR 即為開始搶答信號(hào)，所有輸出端都自動(dòng)清零。在有效時(shí)間范圍（ N秒）內(nèi)只要有人搶答， STOP 就 有高電平輸出至“時(shí)間控制系統(tǒng)”的 STOP 端以控制倒計(jì)時(shí)的停止，并且對應(yīng)的 LED 指示燈點(diǎn)亮， STATES 鎖存輸出到譯碼顯示模塊，用以顯示優(yōu)先搶答人的組號(hào)，并鎖定輸入端 S以阻止系統(tǒng)響應(yīng)其他搶答者的信號(hào)。當(dāng)有效時(shí)間到了之后還沒有人搶答，則記時(shí)模塊發(fā)出報(bào)警信號(hào)，同時(shí)反饋回來給搶答鑒別模塊，禁止選手在搶答。 譯碼模塊： 將搶答過程中鎖存的 BCD碼轉(zhuǎn)換成 7段碼用于 LED的顯示。 定時(shí)器模塊： 這個(gè)模塊的輸入端有時(shí)鐘信號(hào) CLK系統(tǒng)復(fù)位信號(hào) CLEAR 和一個(gè) STOP 輸入信號(hào)；輸出端有秒時(shí)間狀態(tài)顯示 信號(hào)高位 HIGH和低位 LOW，無人搶答時(shí)計(jì)時(shí)中止警報(bào)信號(hào) WARN。 這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的計(jì)時(shí)功能，在搶答開始后進(jìn)行 N秒的倒計(jì)時(shí)，并且在N秒倒計(jì)時(shí)后無人搶答的情況下顯示超時(shí)并輸出信號(hào)至 WARN報(bào)警，或者只要 N秒內(nèi)有人搶答，由搶答鑒別模塊輸出的 STOP 信號(hào)控制停止計(jì)時(shí)，并顯示優(yōu)先搶答者的搶答時(shí)刻，輸出一個(gè)信號(hào)經(jīng) WARN傳至“搶答鑒別系統(tǒng)”，鎖存不再讓選手搶答。 報(bào)警模塊： 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的報(bào)警功能，當(dāng)主持人按下控制鍵，有限時(shí)間內(nèi)（ N秒內(nèi)）有人搶答或是倒計(jì)時(shí)到了之后蜂鳴器開始 報(bào)警，輸出 SOUND 有效電平為高。若有選手提前搶答或者延后搶答同時(shí)報(bào)警。 顯示模塊： 由于試驗(yàn)箱的限制，附加了顯示電路的設(shè)計(jì)。 計(jì)分模塊： 設(shè)置一個(gè)計(jì)分電路，每組開始設(shè)置 100 分，由主持人計(jì)分，答對一次加 10 分，答錯(cuò)一次減 10 分。 （四）單元電路元件設(shè)計(jì) 搶答器鑒別模塊 VHDL 程序及模塊： 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的搶答功能，并且能實(shí)現(xiàn)當(dāng)有一路搶答按鍵按下時(shí)，該路搶答信號(hào)將其余個(gè)綠搶答封鎖的功能。在這個(gè)模塊輸入端有 WARN 輸入 (以時(shí)間控制系統(tǒng)的WARN 輸出信號(hào)為信號(hào)源 )、一個(gè)和“時(shí)間控制系統(tǒng) ”公用的 CLEAR 端、 6 人搶答輸入信號(hào)端 S0,S1,S2,S3， S4， S5 和有一個(gè)時(shí)鐘信號(hào)端 CLK，這個(gè)時(shí)鐘信號(hào)是個(gè)高頻信號(hào)，用以掃描S0， S1， S2， S3， S4， S5 是否有信號(hào)輸入。輸出端有對應(yīng)于 S0， S1， S2， S3， S4， S5 編號(hào)石家莊經(jīng)濟(jì)學(xué)院本科生科技論文 5 的 6 個(gè)指示燈 LED 和 4 線 2 進(jìn)制輸出端 STATES （用于鎖存當(dāng)前的狀態(tài)），還有一個(gè) STOP 端用于指示 S0,S1,S2,S3,S4,S5 按鈕狀態(tài)（控制計(jì)時(shí)器停止）。生成模塊如圖 3 所示。 圖 3 LOCK 模塊圖 LIBRARY IEEE。 USE 。 ENTITY LOCK IS PORT( CLK,CLEAR:IN STD_LOGIC。 WARN:IN STD_LOGIC。 S0,S1,S2,S3,S4,S5:IN STD_LOGIC。 STATES:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 STOP:OUT STD_LOGIC。 LED:OUT STD_LOGIC_VECTOR(5 DOWNTO 0))。 END LOCK。 ARCHITECTURE ONE OF LOCK IS SIGNAL G:STD_LOGIC_VECTOR(5 DOWNTO 0)。 BEGIN PROCESS(CLEAR,CLK,S0,S1,S2,S3,S4,S5) BEGIN IF CLEAR=39。139。 THEN G=000000。LED=000000。STOP=39。039。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN IF WARN=39。039。 THEN IF( S5=39。139。)AND NOT(G(0)=39。139。 OR G(1)=39。139。 OR G(2)=39。139。OR G(3)=39。139。 OR G(4)=39。139。) THEN G(5)=39。139。LED(5)=39。139。 ELSIF( S4=39。139。)AND NOT(G(0)