【正文】 1 摘 要 本課程設(shè)計(jì)主要內(nèi)容是利用 EDA 技術(shù)設(shè)計(jì)一個可容納四組選手的智力競賽搶答器， 全面熟悉、掌握 VHDL 語言基本知識， 掌握利用 VHDL 語言對常用的組合邏輯電路和時序邏輯電路編程。本課程設(shè)計(jì)的開發(fā)仿真工具是 MAX+plus II，采用自頂向下、逐層細(xì)化的設(shè)計(jì)方法設(shè)計(jì)整套系統(tǒng)，頂層模塊用圖形描述，底層文件用 VHDL 語言描述。通過波形仿真，實(shí)現(xiàn)了智力競賽搶答器的基本功能，達(dá)到了設(shè)計(jì)要求。 關(guān)鍵字 智力競賽搶答器； EDA 技術(shù)； VHDL； MAX+plus II；自頂向下 1 引 言 20 世紀(jì) 90 年代，引進(jìn)數(shù)字系統(tǒng)設(shè)計(jì)方法發(fā)生突破性變革的技術(shù)是 VHDL（ Very High Speed Integrated Circuit Hardware Description Language，超高速集成電路硬件描述語言）。它是一種 IEEE1076 標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，主要用于算法級、寄存器級到門級的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模，已成為電子設(shè)計(jì)自動化（ EDA）的一種重要手段。 本課程設(shè)計(jì)的主要目的是： 全面熟悉、掌握 VHDL 語言基本知識， 掌握利用 VHDL 語言對常用的的組合邏輯電路和時序邏輯電路編程，把編程和 實(shí)際結(jié)合起來， 熟悉編制和調(diào)試程序的技巧，掌握分析結(jié)果的若干有效方法，進(jìn)一步提高上機(jī)動手能力，培養(yǎng)設(shè)計(jì)綜合電路的能力，養(yǎng)成 編寫 文檔資料的習(xí)慣和規(guī)范編程的思想。 2 智力競賽搶答器的主要功能 設(shè)計(jì)一個 4 人參加的智力競賽搶答計(jì)時器。 該系統(tǒng) 具有回答問題時間控制 的 功能 ， 要求回答問題時間小于等于 100 秒 (顯示為 0～ 99)，時間顯示采用倒計(jì)時方式。當(dāng)達(dá)到限定時間時，發(fā)出聲響以示警告；當(dāng)有某一參賽者首先按下?lián)尨痖_關(guān)時，相應(yīng)顯示燈亮并伴有聲響，此時搶答器不再接受其他輸入信號 。智力競賽搶答器的功能分塊如圖 21 所示。 2 圖 21 智力競賽搶答器功能模塊劃分圖 該智力競賽搶答器分為七個模塊，分別為：鑒別模塊、鎖存器模塊、轉(zhuǎn)換模塊、選擇輸出模塊、倒計(jì)時模塊、片選模塊和顯示模塊。 3 主要功能的實(shí)現(xiàn) 鑒別功能 鑒別模塊 jianbie 如圖 31 所示，輸入信號 CLK 和 CLR，若 CLR=“ 0”，表示無人按鍵，輸出信號 Q 為 0；若 CLR=“ 1”，表示有人按鍵，輸出信號 Q 為 1。 圖 31 jianbie 模塊 鑒別模塊源代碼如下： LIBRARY IEEE。 USE 。 ENTITY jianbie IS PORT(CLK,CLR:IN STD_LOGIC。 Q :OUT STD_LOGIC)。 END jianbie。 ARCHITECTURE jianbie_mk OF jianbie IS 頂層文件 QDQ daojishi 模塊 sanxuanyi模塊 pianxuan模塊 xianshi模塊 jianbie模塊 suocunqi 模塊 zhuanhuan模塊 3 BEGIN PROCESS(CLK,CLR) BEGIN IF CLR=39。039。THEN 利用 IF_THEN_ELSE 語句 Q=39。039。 ELSIF CLK39。EVENT AND CLK=39。039。THEN 檢測時鐘下降沿 Q=39。139。 END IF。 END PROCESS。 END jianbie_mk。 鑒別模塊程序調(diào)試波形如圖 32所示，給 CLK 一個時鐘信號，在某一時刻開始賦給 CLR 一個高電平，則從下一個時鐘下降沿開始 Q 輸出高電平。 圖 32 鑒別模塊仿真波形圖 鎖存器功能 鎖存器模塊 suocunqi 如圖 33 所示，鎖存器對四位答題者的結(jié)果進(jìn)行鎖存，并將其賦給輸出信號 Q1， Q2， Q3， Q4。 圖 33 suocunqi 模塊 鎖存器模塊源代碼如下： 4 LIBRARY IEEE。 USE 。 ENTITY suocunqi IS PORT(D1,D2,D3,D4:IN STD_LOGIC。 CLK,CLR:IN STD_LOGIC。 Q1,Q2,Q3,Q4,ALM:OUT STD_LOGIC)。 END suocunqi。 ARCHITECTURE suocunqi_mk OF suocunqi IS BEGIN PROCESS(CLK) BEGIN IF CLR=39。039。THEN Q1=39。039。 Q2=39。039。 Q3=39。039。 Q4=39。039。 ALM=39。039。 ELSIF CLK39。EVENT AND CLK=39。139。THEN 檢測 CLR 為高電平，則有人搶答 Q1=D1。 Q2=D2。 Q3=D3。 Q4=D4。 ALM=39。139。 END IF。 END PROCESS。 END suocunqi_mk。 鎖存器模塊程序調(diào)試波形如圖 34所示，給 CLK一個時鐘信號，在某一時刻開始賦給 CLR一個高電平，則從下一個時鐘上升沿開始：將 D1 賦給 Q將 D2賦給 Q將 D3賦給 Q將 D4 賦給 Q4，并輸出 ALM 為 1；在 CLR 為 低電平時無 5 輸出。 圖 34 鎖存器模塊仿真波形圖 轉(zhuǎn)換功能 轉(zhuǎn)換模塊 zhuanhuan如圖 35所示，把搶答結(jié)果轉(zhuǎn)化為一個四位二進(jìn)制數(shù)，表示搶答者的編號。 圖 35 zhuanhuan 模塊 轉(zhuǎn)換模塊源代碼如下： LIBRARY IEEE。 USE 。 ENTITY zhuanhuan IS PORT(D1,D2,D3,D4:IN STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END zhuanhuan。 ARCHITECTURE zhuanhuan_mk OF zhuanhuan IS BEGIN PROCESS(D1,D2,D3,D4) VARIABLE TMP:STD_LOGIC_VECTOR(3 DOWNTO 0)。 6 BEGIN TMP:=D1amp。D2amp。D3amp。D4。 CASE TMP IS WHEN 1000=Q=0001。 類似于真值表的 CASE 語句 WHEN 0100=Q=0010。 WHEN 0010=Q=0011。 WHEN 0001=Q=0100。 WHEN OTHERS=Q=0000。 END CASE。 END PROCESS。 END zhuanhuan_mk。 轉(zhuǎn)換模塊程序調(diào)試波形如圖 36所示，通過此模塊將 D1D2D3D4 的輸入結(jié)果轉(zhuǎn)換成 Q1Q2Q3Q4 這種四位二進(jìn)制數(shù)， 當(dāng) D1=‘ 1’，其他三位為‘ 0’時，輸出 Q為“ 0001”；當(dāng) D2=‘ 1’，其他三位為‘ 0’時，輸出 Q為“ 0010”；當(dāng) D3=‘ 1’，其他三位為‘ 0’時，輸出 Q 為“ 0011”；當(dāng) D4=‘ 1’，其他三位為‘ 0’時，輸出 Q為“ 0100”；其他情況下，輸出 Q 為“ 0000” 。 圖 36 轉(zhuǎn)換模塊仿真波形圖 選擇輸出功能 選擇輸出模塊 sanxuanyi如圖 37所示，用兩個四位二進(jìn)制數(shù)表示倒計(jì)時，其中 D1為高位， D2 為低位，用一個四位二進(jìn)制數(shù) D3表示搶答號，輸出信號 Q1和 Q2，其中 Q1和 Q2作為顯示模塊中數(shù)碼管的輸入值。通過 SEL 的值控制 Q1 和 7 Q2輸出搶答號或者倒計(jì)時，當(dāng) SEL=‘ 0’ 時為輸出倒計(jì)時狀態(tài)， Q1代表高位，Q2代表低位；當(dāng) SEL=‘ 1’時，為顯示搶答號狀態(tài)， Q1輸出為‘ 0’， Q2的輸出代表搶答者編號。 圖 37 sanxuanyi 模塊 選擇輸出模塊源代碼如下： LIBRARY IEEE。 USE 。 ENTITY sanxuanyi IS PORT(SEL:IN STD_LOGIC。 D1,D2,D3:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Q1,Q2 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END sanxuanyi。 ARCHITECTURE sanxuanyi_mk OF sanxuanyi IS BEGIN PROCESS(SEL,D1,D2,D3) BEGIN IF SEL=39。139。 THEN Q1=0000。Q2=D3。 ELSE Q1=D1。Q2=D2。 END IF。 END PROCESS。 END sanxuanyi_mk。 選擇輸出模塊程序調(diào)試波形如圖 38所示，由 SEL控制 Q的輸出，當(dāng) SEL為‘ 1’ 時，將 D3 賦給 Q2,“ 0000”賦給 Q1，輸出結(jié)果代表搶答者編號；當(dāng) SEL為‘ 0’時，將 D2 賦給 Q2， D1 賦給 Q1，輸出結(jié)果代表倒計(jì)時。 8 圖 38 選擇輸出模塊仿真波形圖 倒計(jì)時功能 倒計(jì)時模塊 daojishi 如圖 39 所示，用兩個四位二進(jìn)制數(shù)表示倒計(jì)時，定義 變量 HH， LL，由時鐘 CLK 和使能信號 EN 控制，其中 EN 的值由鎖存器模塊中的 ALM 控制。當(dāng)?shù)褂?jì)時至 HH==0， LL==0 時，發(fā)出聲音停止計(jì)時，輸出 H（ XXX）， L(XXX)。 圖 39 daojishi 模塊 倒計(jì)時 模塊源代碼如下： LIBRARY IEEE。 USE 。 USE 。 ENTITY daojishi IS PORT(CLK,EN:IN STD_LOGIC。 H,L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 SOUND:OUT STD_LOGIC)。 END daojishi。 ARCHITECTURE daojishi_mk OF daojishi IS BEGIN 9 PROCESS(CLK,EN) VARIABLE HH,LL:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF CLK39。EVENT AND CLK=39。139。THEN IF EN=39。139。THEN EN=1 驅(qū)動倒計(jì)時模塊開始倒計(jì)時 SOUND=39。039。 HH:=1001。 LL:=1001。 ELSIF LL=0 THEN IF HH=0 THEN SOUND=39。139。 倒計(jì)時至 0 時，輸出超時報(bào)警信號 ELSE LL:=1001。 HH:=HH1。 END IF。 ELSE LL:=LL1。 END IF。 END IF。 H=HH。 L=LL。 END PROCESS。 END daojishi_mk。 倒計(jì)時模塊程序調(diào)試 波形如圖 310所示，當(dāng) EN 為“ 1”時 ,在時鐘上升沿將“ 1001”賦給 H和 L，準(zhǔn)備進(jìn)入倒計(jì)時；從 EN為“ 0”且時鐘的上升沿到來時，H和 L 的值開始以逐漸遞減，即從 99 倒計(jì)時到 0，同時倒計(jì)時至 0時，輸出超時報(bào)警信號 SOUND=1。 10 圖 310 倒計(jì)時模塊仿真波形圖 片選功能 片選模塊 pianxuan 如圖 311所示，該模塊用于控制選擇輸出模塊輸出倒計(jì)時或者搶答號，其中 EN1 的值由鎖存器模塊中的 ALM控制。 圖 311 pianxuan 模塊 片選模塊源代碼如下： LIBRARY IEEE。 USE 。 ENTITY pianxuan IS PORT(CLK,EN1:IN STD_LOGIC。 A :OUT ST