【正文】 四路智力競賽搶答器設(shè)計1 引言無論是在學(xué)校、工廠、軍隊還是益智性電視節(jié)目, 都會舉辦各種各樣的智力競賽, 都會用到搶答器。目前市場上已有各種各樣的智力競賽搶答器, 但絕大多數(shù)是早期設(shè)計的, 以模擬電路、數(shù)字電路或者模擬電路與數(shù)字電路相結(jié)合的產(chǎn)品。這部分搶答器已相當(dāng)成熟, 但功能越多的電路相對來說就越復(fù)雜, 且成本偏高, 故障高, 顯示方式簡單( 有的甚至沒有顯示電路) , 無法判斷提前搶按按鈕的行為, 不便于電路升級換代。本設(shè)計就是基于VHDL設(shè)計的一個智力競賽搶答器盡量使競賽真正達(dá)到公正、公平、公開。 設(shè)計的目的 本次設(shè)計的目的就是在掌握EDA實驗開發(fā)系統(tǒng)的初步使用基礎(chǔ)上，了解EDA技術(shù)，了解并掌握VHDL硬件描述語言的設(shè)計方法和思想，通過學(xué)習(xí)的VHDL語言結(jié)合電子電路的設(shè)計知識理論聯(lián)系實際，掌握所學(xué)的課程知識，學(xué)習(xí)VHDL基本單元電路的綜合設(shè)計應(yīng)用。通過對智力競賽搶答器的設(shè)計，鞏固和綜合運用所學(xué)課程，理論聯(lián)系實際，提高設(shè)計能力，提高分析、解決計算機(jī)技術(shù)實際問題的獨立工作能力。本文采用經(jīng)８輸入與非門和非門后的反饋信號的高電平作為解鎖存，用555定時器的模型來倒計時，同時以脈沖信號來控制加法器和減法器來控制搶答過程中的計分，應(yīng)用二極管和數(shù)碼顯示管為主要部件來設(shè)計掃描顯示器。通過課程設(shè)計深入理解VHDL語言的精髓和掌握運用所學(xué)的知識，達(dá)到課程設(shè)計的目標(biāo)。 設(shè)計的基本內(nèi)容本文是設(shè)計的一個四路智力競賽搶答器，利用VHDL設(shè)計搶答器的各個模塊，并使用EDA 工具對各模塊進(jìn)行仿真驗證。智力競賽搶答器的設(shè)計分為四個模塊：鑒別鎖存模塊；答題計時模塊；搶答計分模塊以及掃描顯示模塊。把各個模塊整合后，通過電路的輸入輸出對應(yīng)關(guān)系連接起來。設(shè)計成一個有如下功能的搶答器：（1）具有第一搶答信號的鑒別鎖存功能。在主持人發(fā)出搶答指令后，若有參賽者按搶答器按鈕，則該組指示燈亮，顯示器顯示出搶答者的組別。同時電路處于自鎖狀態(tài)，使其他組的搶答器按鈕不起作用。（2）具有計分功能。在初始狀態(tài)時，主持人可以設(shè)置答題時間的初始值。在主持人對搶答組別進(jìn)行確認(rèn)，并給出倒計時計數(shù)開始信號以后，搶答者開始回答問題。此時，顯示器從初始值開始計時，計至0時停止計數(shù)。（3）具有計分功能。在初始狀態(tài)時，主持人可以給每組設(shè)置初始分值。第三者組搶答完畢后，由主持人打分，答對一次加10分階段，錯則減10分。 （4）掃描顯示功能。在初始狀態(tài)時，各組計分給出一個固定的值并將它掃描顯示在屏幕上，當(dāng)計分或者要顯示的數(shù)據(jù)發(fā)生變化時，再次掃描并顯示出來。2 EDA、VHDL簡介 EDA技術(shù) EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來的計算機(jī)軟件系統(tǒng)，是指以計算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動設(shè)計。利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的整個過程在計算機(jī)上自動處理完成?，F(xiàn)在對EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。目前EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對電子電路設(shè)計、PCB設(shè)計和IC設(shè)計。EDA 設(shè)計可分為系統(tǒng)級、電路級和物理實現(xiàn)級。 硬件描述語言——VHDL VHDL的簡介VHDL的英文全名是VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993年，IEEE對VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本，（簡稱93版）。現(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機(jī)高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。VHDL比其它硬件描述語言相比有以下優(yōu)點： （1）與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。（2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進(jìn)行仿真模擬。（3）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。（4）對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。（5）VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨立的設(shè)計。應(yīng)用VHDL進(jìn)行系統(tǒng)設(shè)計，有以下幾方面的特點。（一）功能強大VHDL具有功能強大的語言結(jié)構(gòu)。它可以用明確的代碼描述復(fù)雜的控制邏輯設(shè)計。并且具有多層次的設(shè)計描述功能，支持設(shè)計庫和可重復(fù)使用的元件生成。VHDL是一種設(shè)計、仿真和綜合的標(biāo)準(zhǔn)硬件描述語言。（二）可移植性VHDL語言是一個標(biāo)準(zhǔn)語言，其設(shè)計描述可以為不同的EDA工具支持。它可以從一個仿真工具移植到另一個仿真工具，從一個綜合工具移植到另一個綜合工具，從一個工作平臺移植到另一個工作平臺。此外，通過更換庫再重新綜合很容易移植為ASIC設(shè)計。（三）獨立性VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)。設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨立的設(shè)計。程序設(shè)計的硬件目標(biāo)器件有廣闊的選擇范圍，可以是各系列的CPLD、FPGA及各種門陣列器件。（四）可操作性由于VHDL具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計，在不改變源程序的條件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變設(shè)計的規(guī)模和結(jié)構(gòu)。（五）靈活性VHDL最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，有著豐富的仿真語句和庫函數(shù)。使其在任何大系統(tǒng)的設(shè)計中，隨時可對設(shè)計進(jìn)行仿真模擬。所以，即使在遠(yuǎn)離門級的高層次（即使設(shè)計尚未完成時），設(shè)計者就能夠?qū)φ麄€工程設(shè)計的結(jié)構(gòu)和功能的可行性進(jìn)行查驗，并做出決策。3 設(shè)計規(guī)劃過程因為設(shè)計的是四路搶答器，所以系統(tǒng)的輸入信號有：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號CLR，系統(tǒng)時鐘信號CLK，計分復(fù)位端RST，加分按鈕端ADD，計時預(yù)置控制端LDN，計時使能端EN，計時預(yù)置數(shù)據(jù)調(diào)整按鈕TA、TB；系統(tǒng)的輸出信號有：四個組搶答成功與否的指示燈控制信號輸出口LEDA、LEDB、LEDC、LEDD，四個組搶答時的計時數(shù)碼顯示控制信號若干，搶答成功組別顯示的控制信號若干，各組計分動態(tài)顯示的控制信號若干。 根據(jù)以上的分析，我們可將整個系統(tǒng)分為四個主要模塊：鑒別鎖存模塊,答題計時模塊,計分電路模塊,掃描顯示模塊。 第四組 …… 第一組掃描顯示揚聲器組別顯示主持人復(fù)位時間到搶答信號計 分 電 路答題計時電路 第一信號輸出第一信號鑒別,鎖存加分復(fù)位減分 系統(tǒng)框圖搶答器中各個模塊