【正文】 門陣列器件。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 硬件描述語言——VHDL VHDL的簡介在主持人對搶答組別進(jìn)行確認(rèn)，并給出倒計時計數(shù)開始信號以后，搶答者開始回答問題。四路智力競賽搶答器設(shè)計1 引言無論是在學(xué)校、工廠、軍隊(duì)還是益智性電視節(jié)目, 都會舉辦各種各樣的智力競賽, 都會用到搶答器。在初始狀態(tài)時，主持人可以設(shè)置答題時間的初始值。EDA 設(shè)計可分為系統(tǒng)級、電路級和物理實(shí)現(xiàn)級。VHDL比其它硬件描述語言相比有以下優(yōu)點(diǎn)： （1）與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計。 A1=39。139。AND C=39。139。AND B=39。039。答題有無效作憑主持人來判斷。 END IF。 TMPB:=0000。 END IF。139。 ELSE POINTS_B1:=POINTS_B1+39。 AA1=POINTS_A1。 if t=000 then segcs=10000000。 end if。從開始進(jìn)入課題到論文的順利完成，有多少可敬的師長、同學(xué)、朋友給了我很大的幫助，在這里請接受我誠摯的謝意！參考文獻(xiàn)[1]康華光．電了技術(shù)基礎(chǔ)教程部分[M]．北京：高等教育版社，2000．[2]宋衛(wèi)海，王明晶．?dāng)?shù)字電子技術(shù)[M]．濟(jì)南：山東科學(xué)技術(shù)出版社，2006．[3] 曾繁泰,[M].北京:清華大學(xué)出版社,2001[4］[M].成都:電子科技大學(xué)出版社,2000附件（1）SCN 模塊的VHDL程序：任一選手按下鍵后，鎖存器完成鎖存，對其余選手的請求不做響應(yīng)，直到主持人按下復(fù)位鍵 LIBRARY IEEE。 END PROCESS。7 when 1000 =DOUT7=0000000。 JSXS1:in std_logic_vector(6 downto 0)。clk_fresh=39。 elsif t=011 then segcs=00001000。 ENTITY QDJB IS PORT(CLR: IN STD_LOGIC。039。) THEN A1=39。139。AND D=39。139。 C1=39。 END ENTITY JSQ。 end if。 。 THEN TMPA:=0000。 END IF。 END ENTITY JFQ 。039。 ELSE POINTS_D1:=POINTS_D1+39。 END PROCESS。 ELSE POINTS_C1:=POINTS_C1+39。 POINTS_B1:=0000。 clk: IN STD_LOGIC。 IF TMPB=0000 THEN TMPB:=1001。 PROCESS(clock) IS VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0)。039。139。 ENTITY JSQ IS PORT(CLR,LDN,EN,CLK: IN STD_LOGIC。 ELSE A1=39。139。AND B=39。039。AND C=39。 THEN STATES=0000。end process。 elsif t=001 then segcs=00100000。139。 B1:in std_logic_vector(6 downto 0)。3 when 0100 =DOUT7=0011001。039。在應(yīng)用VHDL的過程中讓我真正領(lǐng)會到了其并行運(yùn)行與其他軟件順序執(zhí)行的差別及其在電路設(shè)計上的優(yōu)越性。 elsif t=110 then segcs=00000001。掃描顯示電路可以由VHDL程序來實(shí)現(xiàn)，以下是一斷掃描顯示的VHDL程序：begin if (clk_fresh39。 END IF。 ELSE POINTS_A1:=POINTS_A1+39。電路中設(shè)加分，減分和復(fù)位按鈕。 ELSE TMPB:=TMPB1。 VARIABLE TMPB: STD_LOGIC_VECTOR(3 DOWNTO 0)。 THEN IF DA=1001 THEN DA=0000。 鑒別鎖存電路由VHDL程序?qū)崿F(xiàn)后。 D1=39。039。 STATES=W2。 ELSIF (A=39。039。由此可見，觸發(fā)鎖存電路具有時序電路的特征，是實(shí)現(xiàn)搶答器功能的關(guān)鍵。（二）可移植性VHDL語言是一個標(biāo)準(zhǔn)語言，其設(shè)計描述可以為不同的EDA工具支持。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機(jī)高級語言。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。設(shè)計成一個有如下功能的搶答器：（1）具有第一搶答信號的鑒別鎖存功能。 設(shè)計的目的 本次設(shè)計的目的就是在掌握EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的初步使用基礎(chǔ)上，了解EDA技術(shù)，了解并掌握VHDL硬件描述語言的設(shè)計方法和思想，通過學(xué)習(xí)的VHDL語言結(jié)合電子電路的設(shè)計知識理論聯(lián)系實(shí)際，掌握所學(xué)的課程知識，學(xué)習(xí)VHDL基本單元電路的綜合設(shè)計應(yīng)用。第三者組搶答完畢后，由主持人打分，答對一次加10分階段，錯則減10分。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。（4）對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。所以，即使在遠(yuǎn)離門級的高層次（即使設(shè)計尚未完成時），設(shè)計者就能夠?qū)φ麄€工程設(shè)計的結(jié)構(gòu)和功能的可行性進(jìn)行查驗(yàn)，并做出決策。039。 B1=39。039。) THEN A1=39。039。 D1=39。 THEN DA=0000。 ELSE DB=DB+39。039。 END ARCHITECTURE ART。 POINTS_C1:=0000。139。 END ARCHITECTURE ART。 seg=B1。 掃描顯示電路仿真圖時序仿真分析：IN4為輸入信號，OUT為輸出顯示信號，把輸入信號進(jìn)行編碼輸出。END SCN。 ENTITY YMQ IS PORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END ARCHITECTURE ART。architecture rtl of seg issignal clk_fresh : std_logic。process(clk_fresh)位選信號（掃描時間1MS）variable t : std_logic_vector(2 downto 0)。 seg=JSXS1。 END ENTITY QDJB。 ELSIF CLK39。039。 C1=39。039。 B1=39。 END IF。 BEGIN process(cl