【正文】 USE 。 END IF。EVENT AND CP=39。039。 CLR:IN STD_LOGIC。如果沒有她嚴(yán)謹(jǐn)細(xì)致、一絲不茍地批閱和指正，本文很難在這個短時間內(nèi)完成。在設(shè)計中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個小小的錯誤就會導(dǎo)致結(jié)果的不正確，而對錯誤的檢查要求我要有足夠的耐心，通過這次設(shè)計和設(shè)計中遇到的問題，也積累了一定的經(jīng)驗，對以后從事集成電路設(shè)計工作會有一定的幫助。通過本次課程設(shè)計的學(xué)習(xí)，我深深的體會到設(shè)計課的重要性和目的性所在。end rtl。 seg=0000000。 seg=JSXS1。 seg=C1。 seg=A1。) then t:=t+1。顯示部分采用動態(tài)掃描4 位LED 顯示接口電路, LED 動態(tài)顯示是單片機中應(yīng)用最為廣泛的一種顯示方式, 其接口電路是把所有顯示器的8 個筆劃段a~dp 同名端并聯(lián)在一起, 而每一個顯示器的公共極COM是各自獨立地受I/O 線控制, CPU 的字段輸出口送出字形碼時, 所有顯示器由于同名端并連接收到相同的字形碼, 但究竟哪個顯示器亮, 則取決于COM端, 而這一端是由I/O 控制的, 所以就可以自行決定何時顯示哪一位了, 在輪流點亮掃描過程中, 每位顯示器的點亮?xí)r間表是極為短暫的, 但由于人的視覺暫留現(xiàn)象及發(fā)光二極管的余輝將就盡管實際上各位顯示器并非同時點亮, 但只要掃描速度足夠快, 給人的印象就是一組穩(wěn)定的顯示數(shù)據(jù), 不會有閃爍感。 計分電路仿真圖時序仿真分析：RST為輸入控制信號，用來復(fù)位，ADD為輸入信號，表示答對一題加分，CHOSE輸入信號，用來選擇選手，AA2，AA1，AA0，BB2，BB1，BB0為輸出信號，表示記分的結(jié)果，：選擇A選手答題，如答對，則輸出A2為1，如答錯，則輸出A1為1，如沒答，則輸出A0為0。 DD1=POINTS_D1。 END IF。 else t:=0。 ELSIF CHOS=0100 THEN IF POINTS_D1=1001 THEN POINTS_D1:=0000。 ELSIF CHOS=0011 THEN IF POINTS_C1=1001 THEN POINTS_C1:=0000。 ELSIF CHOS=0010 THEN IF POINTS_B1=1001 THEN POINTS_B1:=0000。 IF CHOS=0001 THEN IF POINTS_A1=1001 THEN POINTS_A1:=0000。 ELSIF ADD=39。 THEN POINTS_A1:=0000。EVENT AND clk=39。個位電路始終顯示為0所以將它直接接顯示器的個位，再把十位的看成個位加減，依此類推。 答題計時仿真圖時序仿真分析：CLK為輸入時鐘信號，LDN為輸入信號，表示開始答題，：當(dāng)選手開始答題的時候，CLK輸入時鐘脈沖信號，開始記時間，當(dāng)選手答題完畢后，記時結(jié)束，如若在規(guī)定時間內(nèi)沒完成答題，則表示答題失敗。 QB=TMPB。 END IF。 IF TMPB=0000 THEN TMPB:=1001。 TMPB:=DB。139。 THEN TMPA:=0000。 PROCESS(clock) IS VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END IF。039。 。039。 ELSIF clock39。計時電路可以由VHDL程序來實現(xiàn)，以下是一斷計時的VHDL程序： BEGIN IF CLR=39。計時器從規(guī)定的時間倒計時，計時為零時計時結(jié)束。 END ARCHITECTURE ART。 STATES=0000。 C1=39。 ELSE A1=39。039。039。139。139。 D1=39。 B1=39。AND D=39。AND B=39。039。139。139。039。 STATES=W1。 C1=39。) THEN A1=39。AND C=39。 THEN IF (A=39。039。039。 THEN STATES=0000。本模塊采用74HC373芯片，一開始，當(dāng)所有開關(guān)均未按下時，鎖存器輸出全為高電平，經(jīng)８輸入與非門和非門后的反饋信號仍為高電平，該信號作為鎖存器使能端控制信號，使鎖存器處于等待接收觸發(fā)輸入狀態(tài)；當(dāng)任一開關(guān)按下時，輸出信號中必有一路為低電平，則反饋信號變?yōu)榈碗娖剑i存器剛剛接收到的開關(guān)被鎖存，這時其它開關(guān)信息的輸入將被封鎖。 根據(jù)以上的分析，我們可將整個系統(tǒng)分為四個主要模塊：鑒別鎖存模塊,答題計時模塊,計分電路模塊,掃描顯示模塊。（五）靈活性VHDL最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，有著豐富的仿真語句和庫函數(shù)。（三）獨立性VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)。VHDL是一種設(shè)計、仿真和綜合的標(biāo)準(zhǔn)硬件描述語言。應(yīng)用VHDL進行系統(tǒng)設(shè)計，有以下幾方面的特點。（3）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本，（簡稱93版）。VHDL的英文全名是VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于1982年。本文所指的EDA技術(shù)，主要針對電子電路設(shè)計、PCB設(shè)計和IC設(shè)計。現(xiàn)在對EDA的概念或范疇用得很寬。在初始狀態(tài)時，各組計分給出一個固定的值并將它掃描顯示在屏幕上，當(dāng)計分或者要顯示的數(shù)據(jù)發(fā)生變化時，再次掃描并顯示出來。（3）具有計分功能。（2）具有計分功能。把各個模塊整合后，通過電路的輸入輸出對應(yīng)關(guān)系連接起來。本文采用經(jīng)８輸入與非門和非門后的反饋信號的高電平作為解鎖存，用555定時器的模型來倒計時，同時以脈沖信號來控制加法器和減法器來控制搶答過程中的計分，應(yīng)用二極管和數(shù)碼顯示管為主要部件來設(shè)計掃描顯示器。這部分搶答器已相當(dāng)成熟, 但功能越多的電路相對來說就越復(fù)雜, 且成本偏高, 故障高, 顯示方式簡單( 有的甚至沒有顯示電路) , 無法判斷提前搶按按鈕的行為, 不便于電路升級換代。目前市場上已有各種各樣的智力競賽搶答器, 但絕大多數(shù)是早期設(shè)計的, 以模擬電路、數(shù)字電路或者模擬電路與數(shù)字電路相結(jié)合的產(chǎn)品。通過對智力競賽搶答器的設(shè)計，鞏固和綜合運用所學(xué)課程，理論聯(lián)系實際，提高設(shè)計能力，提高分析、解決計算機技術(shù)實際問題的獨立工作能力。智力競賽搶答器的設(shè)計分為四個模塊：鑒別鎖存模塊；答題計時模塊；搶答計分模塊以及掃描顯示模塊。同時電路處于自鎖狀態(tài)，使其他組的搶答器按鈕不起作用。此時，顯示器從初始值開始計時，計至0時停止計數(shù)。 （4）掃描顯示功能。利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的整個過程在計算機上自動處理完成。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。（2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。（5）VHDL對設(shè)計的描述