【正文】 END PROCESS。 AA1=POINTS_A1。 END IF。 ELSE POINTS_D1:=POINTS_D1+39。 ELSE POINTS_C1:=POINTS_C1+39。 ELSE POINTS_B1:=POINTS_B1+39。 ELSE POINTS_A1:=POINTS_A1+39。039。 POINTS_B1:=0000。139。 VARIABLE POINTS_D1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END ENTITY JFQ 。 clk: IN STD_LOGIC。 USE 。 QB=TMPB。 END IF。 IF TMPB=0000 THEN TMPB:=1001。 TMPB:=DB。139。 THEN TMPA:=0000。 PROCESS(clock) IS VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END IF。039。 。039。 ELSIF clock39。 PROCESS(TA,TB,CLR,clock) IS BEGIN IF CLR=39。 end if。139。)then 上升沿 tempcounter=tempcounter+1。 signal clock:std_logic。 END ENTITY JSQ。 ENTITY JSQ IS PORT(CLR,LDN,EN,CLK: IN STD_LOGIC。 END ARCHITECTURE ART。 STATES=0000。 C1=39。 ELSE A1=39。039。039。139。139。 D1=39。 B1=39。AND D=39。AND B=39。039。139。139。039。 STATES=W1。 C1=39。) THEN A1=39。AND C=39。 THEN IF (A=39。039。039。 THEN STATES=0000。 CONSTANT W3: STD_LOGIC_VECTOR:=0011。 STATES: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 ENTITY QDJB IS PORT(CLR: IN STD_LOGIC。end process。 elsif t=111 then segcs=00000000。 elsif t=101 then segcs=00000010。 elsif t=011 then segcs=00001000。 elsif t=001 then segcs=00100000。139。end process。clk_fresh=39。139。event and clk=39。 數(shù)碼管位選信號；end seg。 JSXS1:in std_logic_vector(6 downto 0)。 B1:in std_logic_vector(6 downto 0)。use 。 END PROCESS。7 when 1000 =DOUT7=0000000。3 when 0100 =DOUT7=0011001。 ARCHITECTURE ART OF YMQ ISBEGIN PROCESS(AIN4) BEGIN CASE AIN4 IS when 0000 =DOUT7=1000000。 USE 。 END PROCESS。039。 THEN 不完整的條件產(chǎn)生鎖存 Q=39。 Q:OUT STD_LOGIC)。從開始進(jìn)入課題到論文的順利完成，有多少可敬的師長、同學(xué)、朋友給了我很大的幫助，在這里請接受我誠摯的謝意！參考文獻(xiàn)[1]康華光．電了技術(shù)基礎(chǔ)教程部分[M]．北京：高等教育版社，2000．[2]宋衛(wèi)海，王明晶．?dāng)?shù)字電子技術(shù)[M]．濟南：山東科學(xué)技術(shù)出版社，2006．[3] 曾繁泰,[M].北京:清華大學(xué)出版社,2001[4］[M].成都:電子科技大學(xué)出版社,2000附件（1）SCN 模塊的VHDL程序：任一選手按下鍵后，鎖存器完成鎖存，對其余選手的請求不做響應(yīng)，直到主持人按下復(fù)位鍵 LIBRARY IEEE。在應(yīng)用VHDL的過程中讓我真正領(lǐng)會到了其并行運行與其他軟件順序執(zhí)行的差別及其在電路設(shè)計上的優(yōu)越性。本次設(shè)計課不僅僅培養(yǎng)了我們實際操作能力，也培養(yǎng)了我們靈活運用課本知識，理論聯(lián)系實際，獨立自主的進(jìn)行設(shè)計的能力。掃描顯示由VHDL程序?qū)崿F(xiàn)后。 end if。 elsif t=110 then segcs=00000001。 elsif t=100 then segcs=00000100。 elsif t=010 then segcs=00010000。 if t=000 then segcs=10000000。掃描顯示電路可以由VHDL程序來實現(xiàn)，以下是一斷掃描顯示的VHDL程序：begin if (clk_fresh39。此模塊將計分電路中的計分結(jié)果通過掃描并顯示出來于屏幕上。 END PROCESS。 AA1=POINTS_A1。 END IF。 ELSE POINTS_D1:=POINTS_D1+39。 ELSE POINTS_C1:=POINTS_C1+39。 ELSE POINTS_B1:=POINTS_B1+39。 ELSE POINTS_A1:=POINTS_A1+39。039。 POINTS_B1:=0000。139。電路中設(shè)加分，減分和復(fù)位按鈕。 計分電路模塊是給答題人計分用的，按照規(guī)定如果主持人判定答題有效則加分，如無效則按照設(shè)定不加分或者扣分。 END PROCESS。 END IF。 ELSE TMPB:=TMPB1。 ELSIF EN=39。 THEN IF LDN=39。 TMPB:=0000。 VARIABLE TMPB: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END IF。 THEN IF DB=1001 THEN DB=0000。 END IF。 THEN IF DA=1001 THEN DA=0000。event and clock=39。039。答題有無效作憑主持人來判斷。 鑒別鎖存電路由VHDL程序?qū)崿F(xiàn)后。 END IF。039。039。 D1=39。 B1=39。AND D=39。AND B=39。03