【正文】 9。039。139。139。 STATES=W2。 C1=39。) THEN A1=39。AND C=39。 ELSIF (A=39。039。139。139。039。 ELSIF CLK39。C1=39。 A1=39。由此可見，觸發(fā)鎖存電路具有時(shí)序電路的特征，是實(shí)現(xiàn)搶答器功能的關(guān)鍵。 第四組 …… 第一組掃描顯示揚(yáng)聲器組別顯示主持人復(fù)位時(shí)間到搶答信號(hào)計(jì) 分 電 路答題計(jì)時(shí)電路 第一信號(hào)輸出第一信號(hào)鑒別,鎖存加分復(fù)位減分 系統(tǒng)框圖搶答器中各個(gè)模塊由VHDL實(shí)現(xiàn)后，利用EDA工具對(duì)各模塊進(jìn)行了時(shí)序仿真（Timing Simulation），其目的是通過時(shí)序可以更清楚的了解程序的工作過程。使其在任何大系統(tǒng)的設(shè)計(jì)中，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。（二）可移植性VHDL語言是一個(gè)標(biāo)準(zhǔn)語言，其設(shè)計(jì)描述可以為不同的EDA工具支持。（一）功能強(qiáng)大VHDL具有功能強(qiáng)大的語言結(jié)構(gòu)。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。VHDL比其它硬件描述語言相比有以下優(yōu)點(diǎn)： （1）與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。EDA 設(shè)計(jì)可分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。2 EDA、VHDL簡介 EDA技術(shù)在初始狀態(tài)時(shí)，主持人可以給每組設(shè)置初始分值。在初始狀態(tài)時(shí)，主持人可以設(shè)置答題時(shí)間的初始值。設(shè)計(jì)成一個(gè)有如下功能的搶答器：（1）具有第一搶答信號(hào)的鑒別鎖存功能。通過課程設(shè)計(jì)深入理解VHDL語言的精髓和掌握運(yùn)用所學(xué)的知識(shí)，達(dá)到課程設(shè)計(jì)的目標(biāo)。本設(shè)計(jì)就是基于VHDL設(shè)計(jì)的一個(gè)智力競賽搶答器盡量使競賽真正達(dá)到公正、公平、公開。四路智力競賽搶答器設(shè)計(jì)1 引言無論是在學(xué)校、工廠、軍隊(duì)還是益智性電視節(jié)目, 都會(huì)舉辦各種各樣的智力競賽, 都會(huì)用到搶答器。 設(shè)計(jì)的目的 本次設(shè)計(jì)的目的就是在掌握EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的初步使用基礎(chǔ)上，了解EDA技術(shù)，了解并掌握VHDL硬件描述語言的設(shè)計(jì)方法和思想，通過學(xué)習(xí)的VHDL語言結(jié)合電子電路的設(shè)計(jì)知識(shí)理論聯(lián)系實(shí)際，掌握所學(xué)的課程知識(shí)，學(xué)習(xí)VHDL基本單元電路的綜合設(shè)計(jì)應(yīng)用。 設(shè)計(jì)的基本內(nèi)容本文是設(shè)計(jì)的一個(gè)四路智力競賽搶答器，利用VHDL設(shè)計(jì)搶答器的各個(gè)模塊，并使用EDA 工具對(duì)各模塊進(jìn)行仿真驗(yàn)證。在主持人發(fā)出搶答指令后，若有參賽者按搶答器按鈕，則該組指示燈亮，顯示器顯示出搶答者的組別。在主持人對(duì)搶答組別進(jìn)行確認(rèn)，并給出倒計(jì)時(shí)計(jì)數(shù)開始信號(hào)以后，搶答者開始回答問題。第三者組搶答完畢后，由主持人打分，答對(duì)一次加10分階段，錯(cuò)則減10分。 EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。目前EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。 硬件描述語言——VHDL VHDL的簡介自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。（4）對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。它可以用明確的代碼描述復(fù)雜的控制邏輯設(shè)計(jì)。它可以從一個(gè)仿真工具移植到另一個(gè)仿真工具，從一個(gè)綜合工具移植到另一個(gè)綜合工具，從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)。程序設(shè)計(jì)的硬件目標(biāo)器件有廣闊的選擇范圍，可以是各系列的CPLD、FPGA及各種門陣列器件。所以，即使在遠(yuǎn)離門級(jí)的高層次（即使設(shè)計(jì)尚未完成時(shí)），設(shè)計(jì)者就能夠?qū)φ麄€(gè)工程設(shè)計(jì)的結(jié)構(gòu)和功能的可行性進(jìn)行查驗(yàn)，并做出決策。 鑒別鎖存模塊的關(guān)鍵是準(zhǔn)確判斷出第一搶答者并將其鎖存，實(shí)現(xiàn)的方法可使用觸發(fā)器或鎖存器，在得到第一信號(hào)后將輸入封鎖，使其它組的搶答信號(hào)無效。鑒別鎖存電路可以由VHDL程序來實(shí)現(xiàn)，以下是一斷鑒別鎖存的VHDL程序： BEGIN PROCESS(CLK) IS BEGIN IF CLR=39。039。039。EVENT AND CLK=39。AND B=39。AND D=39。 B1=39。 D1=39。139。139。039。039。 ELSIF (A=39。AND C=39。) THEN A1=39。 C1=39。 STATES=W3。139。039。039。139。 B1=39。 D1=39。 END IF。 鑒別鎖存仿真圖時(shí)序仿真分析：RST，STA為輸入控制信號(hào)，A，B，C，D為輸入信號(hào)，表示參與答題的四位選手，START，A1，B1，C1，D1為輸出信號(hào)，表示搶答的輸出結(jié)果，：當(dāng)A，B，C，D四個(gè)輸入信號(hào)，有一個(gè)先為1時(shí)候，表示首先搶答，則輸出A1為1，表示搶答成功，其他信號(hào)被屏蔽，為無效信號(hào)。本模塊由比較器C1和C2，基本RS觸發(fā)器和三極管T1組成。 THEN DA=0000。139。 ELSE DA=DA+39。 END IF。 ELSE DB=DB+39。 END IF。 BEGIN IF CLR=39。 ELSIF clock39。039。139。 END IF。 END IF。 END ARCHITECTURE ART。并將分?jǐn)?shù)顯示在計(jì)分屏幕上。加法器和減法器電路中的單脈沖分別為加分和減分按鈕，而兩個(gè)電路中的清零電平開關(guān)就是復(fù)位按鈕。) THEN IF RST=39。 POINTS_C1:=0000。 then t:=t+1。139。139。139。139。 END IF。 BB1=POINTS_B1。 END ARCHITECTURE ART。搶答者和觀眾則通過顯示屏幕上的分?jǐn)?shù)來判別競賽都之間的成績。event and clk_fresh=39。 seg=ZBXS。 seg=B1。 seg=D1。 seg=JSXS2。 end if。 掃描顯示電路仿真圖時(shí)序仿真分析：IN4為輸入信號(hào)，OUT為輸出顯示信號(hào)，把輸入信號(hào)進(jìn)行編碼輸出。它不僅僅是一個(gè)學(xué)習(xí)新知識(shí)新方法的好機(jī)會(huì)，同時(shí)也是對(duì)我所學(xué)知識(shí)的一次綜合的檢驗(yàn)和復(fù)習(xí)，使我明白了自己的缺陷所在，從而查漏補(bǔ)缺。用VHDL硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本，這種設(shè)計(jì)方法必將在未來的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。USE 。END SCN。039。 THEN Q=39。END RTL。 ENTITY YMQ IS PORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。0 when 0001 =DOUT7=1111001。4