vhdl上機手冊(基于xilinxisemodelsim-在線瀏覽
2025-01-20 15:48本頁面
【正文】 源文件時其所有可能操作的顯示窗口；右半部分窗口為我們設(shè)計輸入代碼的窗口；下面的窗口為編譯等信息的顯示窗口。我們可以在輸入不同文件后選中不同的文件，看看進程窗口中的變化。 圖 4 創(chuàng)建新工程后的 ISE 界面 3 創(chuàng)建一個 VHDL源文件 框架 在本小節(jié)我們向剛剛創(chuàng)建的工程中添加設(shè)計文件來實現(xiàn)要求的功能。注意這里僅僅新建一個有框架的文件，下一小節(jié)將向該文件中添加具體代碼。其方塊圖如圖 5 所示。 DIR 為計數(shù)方向控制，為 1 時遞增計數(shù)，為 0 時遞減計數(shù)。 圖 5 計數(shù)器方塊圖 Step1. 選擇 ProjectNew Source；（或在 Sources in Project 窗口中單擊鼠標右鍵選擇“ New Source… ”）出現(xiàn)如圖 6 所示的窗口； Step2. 選擇 VHDL Module（ VHDL 模塊）作為新建源文件的類型； Step3. 在文件名中鍵入“ FourBitsCounter”； Step4. 單擊“下一步”； Step5. 單擊“下一步”； Step6. 單擊“完成”，完成這個新源程序的創(chuàng)建。 7 圖 6 源程序的類型選 擇 4 利用計數(shù)器模板向?qū)稍O(shè)計 設(shè)計文件建立之后，我們就可以向其中填寫代碼了。在這里我們使用語言模板，選擇其中的計數(shù)器描述來完成本源程序的設(shè)計。（或在 Counter Template 上單擊右鍵選擇“ Use ”，建議直接復(fù)制過去）； Step4. 關(guān)閉 Language Templates 窗口； Step5. 將帶有注釋符號“ ”的計數(shù)器端口定義語句剪切并粘貼到計數(shù)器的 實體（ entity） 9 描述中。 RESET: in STD_LOGIC。 DIN: in STD_LOGIC_VECTOR(3 downto 0)。 Step6. 去掉上述語句中的注釋符號； Step7. 去掉上述最后一個端口定義語句后的分號；此時的程序如圖 8 所示。 10 圖 8 修改后的計數(shù)器描述文件 5 仿真 我們可以通過設(shè)置計數(shù)器模塊的輸入來觀察仿真輸出，以測試我們編寫的 VHDL 源文件是 11 否滿足邏輯功能要求。 6 創(chuàng)建 Testbench波形源文件 在仿真前，首先創(chuàng)建一個 Testbench 波形源文件，與以前版本不同的是，該文件不是在 HDL Bencher（ ISE 集成的一個工具，用于設(shè)置輸入波形）中打開，而是在 ISE 中打開，這也是 不同于以前版本的地方。 Step6. 單擊“下一步”； Step7. 單擊“完成”； Step8. 此時， HDL Bencher 程序自動啟動，如圖 10 所示，我們可以選擇哪一個信號是時鐘信號并可以輸入所需的時序需求；在這里我們采用系統(tǒng)的默認值，單擊“ OK”按鈕； 圖 10 仿真時間參數(shù)的設(shè)置 13 Step9. 這時出現(xiàn)了如圖 11 所示的波形； 圖 711 新建的波形文件 7 設(shè)置輸入仿真波形 我們可以打開剛剛建立的波形文件，來 初始化輸入波形，步驟如下： Step1. 單擊波形圖中的藍色方塊來設(shè)置波形電平的高低，并將仿真時間線（圖中的垂直的藍色線）拉到第 10 個時鐘周期處，設(shè)置后的波形如圖 12 所示； 圖 12 HDL Bencher 中輸入波形的設(shè)置 Step2. 單擊圖 12 中工具欄上的圖標 ，將波形文件保存。因為還沒有輸出，所有輸出的統(tǒng)計均為零。其中的 Assign 為賦值情況代碼占所有代碼的比例， Toggle 為上升下降沿代碼占所有代碼的比例。 圖 13 代碼覆蓋率統(tǒng)計結(jié)果 8 調(diào)用 ModelSim 進行仿真簡介 其實在上一節(jié)中產(chǎn)生預(yù)定輸出時，已經(jīng)使用了 ModelSim，只是我們在界面上看不出來而已。在 ModelSim 中可以進行的仿真有 Simulate Behavioral Model（仿真行為模型）、 Simulate PoseTranslate VHDL Model(轉(zhuǎn)換后仿真 )、 Simulate PostMap VHDL Model(映射后仿真 )以及 Simulate PostPlaceamp。其實， 轉(zhuǎn)換（ Translate ）、映射（ Map） 以及布局布線（ Placeamp。 要實現(xiàn)一個設(shè)計，首先要進行編譯或轉(zhuǎn)換（ Translate），轉(zhuǎn)換是 將 HDL 描述轉(zhuǎn)換為 RTL 描述，轉(zhuǎn)換后仿真可以認為是 RTL 級仿真，而且僅僅是邏輯仿真，在仿真中不包含任何的器件、時延等信息，僅僅用于驗證設(shè)計轉(zhuǎn)換為 RTL 級描述后是否滿足功能要求；下面就是綜合，在
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