【正文】 ........................................................30 整體電路圖 ................................................................................................................31結(jié) 論 .............................................................................................................32參 考 文 獻(xiàn) ....................................................................................................33致 謝 .............................................................................................................34附 錄第一章 引 言 國(guó)內(nèi)外的研究現(xiàn)狀隨著人民生活水平的提高和安全意識(shí)的加強(qiáng)，人們對(duì)安全的要求也就越來(lái)越高。隨著電子技術(shù)的發(fā)展，應(yīng)運(yùn)而生了各種電子產(chǎn)品，電子鎖就是其中之一。電子鎖是通過(guò)輸入密碼，通過(guò)鍵盤來(lái)完成解鎖過(guò)程。巨大的電子鎖的密鑰量（密碼量）顯著降低了機(jī)械鎖的安全風(fēng)險(xiǎn)，同時(shí)電子鎖也可以和機(jī)械鎖共同使用。這樣就消除了人們的擔(dān)心，于是這種電子鎖受到越來(lái)越多的人的欣賞。但更實(shí)際的按鍵式電子鎖則更加受到消費(fèi)者的青睞。這種鎖需要有電源來(lái)提供能量，所以其使用還局限在一定范圍內(nèi)，難以普及，因此對(duì)它的研究尚未取得重大進(jìn)展。中國(guó)的電子鎖整體水平的是仍然在落后于國(guó)際水平，電子鎖的成本是也高，市場(chǎng)仍然以電子按鍵鎖為主流產(chǎn)品，按鍵式和電子卡鑰匙鎖已經(jīng)引進(jìn)具有國(guó)際先進(jìn)的水平，國(guó)內(nèi)多家生產(chǎn)廠商已經(jīng)開(kāi)始供應(yīng)市場(chǎng)。國(guó)內(nèi)許多企業(yè)還引進(jìn)了世界先進(jìn)技術(shù)，發(fā)展前景非?？捎^。目前使用的電子鎖大多是基于單片機(jī)技術(shù)的，其編碼器和解碼器以軟件方式誕生。在實(shí)際應(yīng)用中，這種電子鎖程序很容易跑飛，系統(tǒng)可靠性差。 CPLD 是一種用戶根據(jù)自己的需要自行定義構(gòu)造邏輯功能的數(shù)字集成電路。 課題的目的和意義隨著人民生活水平的提高和安全意識(shí)的加強(qiáng)，人們對(duì)安全的要求越來(lái)越高。通過(guò)本次 CPLD 數(shù)碼鎖的設(shè)計(jì)，熟悉 CPLD 器件的設(shè)計(jì)軟件，以及硬件描述語(yǔ)言，使用 CPLD 設(shè)計(jì)，熟悉電子數(shù)碼鎖系統(tǒng)的設(shè)計(jì)流程，加深對(duì)自己相關(guān)專業(yè)知識(shí)的了解，提高自己的綜合能力，以獲得實(shí)際經(jīng)驗(yàn)，為今后的工作奠定扎實(shí)的基礎(chǔ)。設(shè)計(jì)時(shí)比使用單片機(jī)的電路設(shè)計(jì)更方便，也更簡(jiǎn)單。電子卡鎖的卡裝置，容易磨損，壽命較短，卡也很容易被復(fù)制，更不容易雙向控制，易受外部磁場(chǎng)干擾，外磁場(chǎng)會(huì)紊亂內(nèi)存儲(chǔ)的信息，導(dǎo)致無(wú)效卡（鑰匙） 。目前市場(chǎng)上使用微處理器控制的電子鎖，也有一些缺點(diǎn)：(1)輸入密碼很容易操作失誤。(3)單片機(jī)電路邏輯性能比較差。將要設(shè)計(jì)數(shù)碼鎖系統(tǒng)的設(shè)計(jì)目標(biāo)：(1)產(chǎn)品設(shè)計(jì)環(huán)境要求相對(duì)較低，易于實(shí)現(xiàn)，成本低廉。(3) 易于使用，提供了一個(gè)固定的密碼鍵盤來(lái)設(shè)置密碼。(5)數(shù)碼鎖采用十進(jìn)制數(shù)累計(jì)計(jì)數(shù)，可設(shè)置數(shù)位密碼。(7)允許密碼輸入錯(cuò)誤的最大次數(shù)是三次，當(dāng)密碼錯(cuò)誤超過(guò)三次后就進(jìn)入死鎖狀態(tài)，然后報(bào)警。 (2)設(shè)計(jì)中使用 QUARTUS II 軟件進(jìn)行系統(tǒng)仿真。 集成電路的設(shè)計(jì)流程PLD 器件的出現(xiàn)和計(jì)算機(jī)技術(shù)的發(fā)展，使得 EDA 技術(shù)的設(shè)計(jì)方法發(fā)生了根本性的變化，由傳統(tǒng)的“自底向上”的設(shè)計(jì)方法轉(zhuǎn)變?yōu)橐环N新的“自頂向下”的設(shè)計(jì)方法。表 “自頂向下”和“由底向上”的設(shè)計(jì)要求方法 步驟 自頂向下 由底向上正向設(shè)計(jì) 結(jié)構(gòu)設(shè)計(jì) 電路設(shè)計(jì)邏輯設(shè)計(jì) 行為設(shè)計(jì)版圖設(shè)計(jì)劃分系統(tǒng) 單元設(shè)計(jì)功能邏輯 子電路系統(tǒng)系統(tǒng)組成逆向設(shè)計(jì)版圖解析 電路圖提取功能分析 邏輯修改邏輯設(shè)計(jì) 電路設(shè)計(jì)版圖設(shè)計(jì)版圖設(shè)計(jì) 電路圖提取功能分析 單元設(shè)計(jì)功能塊設(shè)計(jì) 子系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)在“自頂向下”的正向設(shè)計(jì)時(shí)，首先應(yīng)該進(jìn)行行為設(shè)計(jì)，確定此 IC 芯片的功能、性能和允許的芯片面積及成本等。然后再進(jìn)行邏輯設(shè)計(jì)，即把子系統(tǒng)轉(zhuǎn)換成邏輯圖，接著進(jìn)行電路設(shè)計(jì)，邏輯圖將會(huì)被轉(zhuǎn)換成電路圖。 “自底向上”的設(shè)計(jì)方法是先設(shè)計(jì)出下層模塊的原理圖，然后再由這些原理圖產(chǎn)生方塊單元電路，進(jìn)而產(chǎn)生上層電路原理圖。在設(shè)計(jì)過(guò)程中，通常把“自頂向下”和“由底向上”兩者結(jié)合在一起以完成電路設(shè)計(jì)。在“自頂向下”的設(shè)計(jì)中，首先需要進(jìn)行行為設(shè)計(jì)，確定電子系統(tǒng)的功能性能及允許的芯片面積和成本等。圖 中就會(huì)對(duì)“自頂向下”的正向設(shè)計(jì)設(shè)計(jì)流程進(jìn)行詳細(xì)的說(shuō)明。設(shè)計(jì)人員產(chǎn)品的應(yīng)用場(chǎng)合，設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)境溫度及消耗功率等規(guī)格，以做為將來(lái)電路設(shè)計(jì)時(shí)的依據(jù)。 (2)設(shè)計(jì)描述和行為級(jí)驗(yàn)證。此階段將接影響了SOC 內(nèi)部的架構(gòu)及各模塊間互動(dòng)的訊號(hào)，及未來(lái)產(chǎn)品的可靠性。接著，利用VHDL 或 Verilog 的電路仿真器，對(duì)設(shè)計(jì)進(jìn)行功能驗(yàn)證（function simulation，或行為驗(yàn)證 behavioral simulation） 。(3)邏輯綜合。綜合過(guò)程中，需要選擇適當(dāng)?shù)倪壿嬈骷?kù)（logic cell library） ，作為合成邏輯電路時(shí)的參考依據(jù)。事實(shí)上，綜合工具支持的 HDL 語(yǔ)法均是有限的，一些過(guò)于抽象的語(yǔ)法只適于作為系統(tǒng)評(píng)估時(shí)的仿真模型，而不能被綜合工具接受。(4)門級(jí)驗(yàn)證（GateLevel Netlist Verification） 門級(jí)功能驗(yàn)證是寄存器傳輸級(jí)驗(yàn)證。 注意，此階段仿真需要考慮門電路的延遲。布局指將設(shè)計(jì)好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。注意，各模塊之間的連線通常比較長(zhǎng)，因此，產(chǎn)生的延遲會(huì)嚴(yán)重影響 SOC 的性能，尤其在 微米制程以上，這種現(xiàn)象更為顯著。在得到布局和幾何圖形的形式后，有必要進(jìn)行設(shè)計(jì)驗(yàn)證，也被稱為布局驗(yàn)證，以確保制造工藝的要求和系統(tǒng)設(shè)計(jì)規(guī)范。驗(yàn)證的版圖，創(chuàng)建后的模板可以用于制造芯片。芯片制造過(guò)程包括硅的制備，雜質(zhì)注入，擴(kuò)散和光刻等工藝。芯片制造完成后要進(jìn)行芯片的封裝和測(cè)試。多模塊的芯片則不需要封裝。行為設(shè)計(jì)結(jié)構(gòu)設(shè)計(jì)電路設(shè)計(jì)版圖設(shè)計(jì)設(shè)計(jì)驗(yàn)證芯片制造Topdown測(cè)試封裝 IP 核復(fù)用技術(shù)當(dāng)高層 IC 設(shè)計(jì)保持高速的發(fā)展同時(shí)，基于 IP 復(fù)用的設(shè)計(jì)已經(jīng)越來(lái)越顯示其優(yōu)越性。 IP 復(fù)用技術(shù)IP，其本義是指知識(shí)產(chǎn)權(quán)和版權(quán)，在集成電路設(shè)計(jì)領(lǐng)域可以被理解為旨在實(shí)現(xiàn)某些功能的設(shè)計(jì)。 IP 內(nèi)核可在不同的硬件描述級(jí)實(shí)現(xiàn)，由此產(chǎn)生了三類 IP 內(nèi)核：軟核、固核和硬核。 　　軟核是用 VHDL 等硬件描述語(yǔ)言描述的功能塊，但是并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能。軟 IP 的設(shè)計(jì)周期短，設(shè)計(jì)投入少。其主要缺點(diǎn)是在一定程度上使后續(xù)工序無(wú)法適應(yīng)整體設(shè)計(jì)，從而需要一定程度的軟 IP 修正，在性能上也不可能獲得全面的優(yōu)化。以經(jīng)過(guò)完全的布局布線的網(wǎng)表形式提供，這種硬核既具有可預(yù)見(jiàn)性，同時(shí)還可以針對(duì)特定工藝或購(gòu)買商進(jìn)行功耗和尺寸上的優(yōu)化。大多數(shù)應(yīng)用于 FPGA 的 IP 內(nèi)核均為軟核，軟核有助 于用戶調(diào)節(jié)參數(shù)并增強(qiáng)可復(fù)用性。在這些加密的軟核中，如果對(duì)內(nèi)核進(jìn)行了參數(shù)化，那么用戶就可通過(guò)頭文件或圖形用戶接口(GUI)方便地對(duì)參數(shù) 進(jìn)行操作。 復(fù)雜可編程邏輯器件（CPLD） CPLD 的基本特點(diǎn)CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件，是從PAL 和 GAL 器件發(fā)展出來(lái)的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 CPLD 器件。其中 MC 結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的 I/O 單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。圖 描述了 CPLD 的結(jié)構(gòu)圖。 MAX7000E 功能描述MAX7000系列是ALTERA第二代結(jié)構(gòu)的器件，它是工業(yè)界速度最快的高集成度可編程邏輯器件系列， 其集成度為600～5000門可用門，有32～256宏單元和36～164個(gè)用戶I/O引腳，該系列器件的組合傳播延時(shí)快達(dá)5ns ，16位計(jì)數(shù)器。 從而提供一個(gè)附加的開(kāi)關(guān)噪聲電平控制，基于EEPROM的MAX7000系列是編程信息不易失的電可擦除的器件。MAX7000E 器件結(jié)構(gòu)是基于被稱為邏輯陣列模塊（LABs）的高性能的靈活的邏輯單元。MAX700E 的宏單元如圖 所示。宏單元由 3個(gè)功能模塊組成：邏輯陣列，乘積項(xiàng)選擇矩陣和可編程寄存器。在邏輯陣列中，它為每個(gè)宏單元提供 5 個(gè)乘積項(xiàng)。Altera 開(kāi)發(fā)系統(tǒng)會(huì)根據(jù)設(shè)計(jì)的邏輯要求自動(dòng)地對(duì)乘積項(xiàng)分配進(jìn)行優(yōu)化。在組合邏輯操作時(shí)，這些觸發(fā)器就被旁路。在 MAX7000E 器件中,有兩個(gè)全局時(shí)鐘信號(hào),分別為 GCLK1 和 GCLK2。此方式能最快實(shí)現(xiàn)時(shí)鐘到達(dá)輸出的操作。此方式為每個(gè)觸發(fā)器提供一個(gè)使能信號(hào)，但它仍舊可以實(shí)現(xiàn)快速的時(shí)鐘達(dá)到輸出的操作。在此方式下，觸發(fā)器的時(shí)鐘信號(hào)來(lái)自隱含的宏單元或 I/O 腳，宏單元內(nèi)部的結(jié)構(gòu)如圖 所示。即利用計(jì)算 機(jī)的巨大能力對(duì) Verilog HDL 或 VHDL建模的復(fù)雜數(shù)字邏輯進(jìn)行仿真，然后再自動(dòng)綜合，生成符合要求且在電路結(jié)構(gòu)上可以實(shí)現(xiàn)的數(shù)字邏輯網(wǎng)表（Netlist） ，根據(jù)網(wǎng)表和某種工 藝的器件自動(dòng)生成具體電路，最后生成該工藝條件下這種具體電路的時(shí)延模型。HDL 語(yǔ)言有以下幾個(gè)特點(diǎn):HDL 語(yǔ)言既包含一些高層程序設(shè)計(jì)語(yǔ)言的結(jié)構(gòu)形式，同時(shí)也兼顧描述硬件線路連接的具體構(gòu)件。HDL 語(yǔ)言有時(shí)序的概念。他可以支持的語(yǔ)言有Verilog HDL﹑ABEL﹑HDL 編譯器為外界的仿真工具提供界面。原理圖編譯器支持基于多層次原理圖的設(shè)計(jì)。原理圖編譯器是唯一的一種能夠允許混合多種設(shè)計(jì)描述方法的工具。 Verilog HDL 和 VHDL 是目前世界上最流行的兩種硬件描述語(yǔ)言，都是在 20 世紀(jì) 80 年代中期開(kāi)發(fā)出來(lái)的。 1985 年 Moorby 推出其第三個(gè)商業(yè)模擬器 VerilogXL，并獲得了巨大成功，這使得 Verilog HDL語(yǔ)言迅速推廣并應(yīng)用開(kāi)來(lái)。 Cadence 公司在 1990 年出版的 Verilog HDL，并成立 LVI 的組織，以促進(jìn) Verilog HDL 的 IEEE 標(biāo)準(zhǔn)的建立，即 IEEE標(biāo)準(zhǔn) 13641995。與之相比，VHDL 的學(xué)習(xí)要困難一些。表 不同層級(jí)的描述方式設(shè)計(jì)層次 行為描述 結(jié)構(gòu)描述系統(tǒng)級(jí) 系統(tǒng)算法 系統(tǒng)邏輯圖寄存器輸出級(jí) 數(shù)據(jù)流圖 真值表 狀態(tài)機(jī)寄存器 ALUROL 等分模塊描述門級(jí) 布爾方程真值表 邏輯門觸發(fā)器鎖存器構(gòu)成的邏輯圖板圖級(jí) 幾何圖形 圖形連接關(guān)系 VHDL 語(yǔ)言VHDL 全名 VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于 1982 年。自 IEEE1076（簡(jiǎn)稱 87 版)之后，各 EDA 公司相繼推出自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，得到眾多 EDA 公司支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。除了含有許多具有硬件特征的語(yǔ)句外，VHDL 的語(yǔ)言形式、描述風(fēng)格以及語(yǔ)法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。VHDL 除具備一般的 HDL 優(yōu)點(diǎn)外，其特殊的優(yōu)點(diǎn)是：(1)功能強(qiáng)大、設(shè)計(jì)靈活。(3)強(qiáng)大的系統(tǒng)硬件描述能力。(5)很強(qiáng)的移植能力。 Verilog HDL 和 VHDL 的比較至今為止，工業(yè)界