arm7tdmi總線(xiàn)接口-在線(xiàn)瀏覽
2024-08-25 17:45本頁(yè)面
【正文】 S[1:0], nOPC, and nTRANS ? DBE – 輸入 : 數(shù)據(jù)總線(xiàn)使能 ? 當(dāng) DBE 為低時(shí)， D[31:0] 處于高阻狀態(tài)。 15 TM 15 12v05 ARM7TDMI Bus Interface 總線(xiàn)三態(tài)控制 (2) ABE DBE D[31:0] (out) A[31:0] TBE 16 TM 16 12v05 ARM7TDMI Bus Interface 存儲(chǔ)器訪(fǎng)問(wèn)控制 ? nMREQ – 輸出 : 存儲(chǔ)器請(qǐng)求 . ? 低有效，指示在接下來(lái)的周期中進(jìn)行存儲(chǔ)器訪(fǎng)問(wèn)。 ? MAS[1:0] – 輸出 : 存儲(chǔ)器訪(fǎng)問(wèn)大小 ? 指示字、半字或字節(jié)訪(fǎng)問(wèn)。 17 TM 17 12v05 ARM7TDMI Bus Interface 存儲(chǔ)器控制 nRW MAS[1:0] ? MAS[1:0] 指示數(shù)據(jù)傳送大小 ( 8, 16 或 32 位 ) Address Data A[31:0] D[31:0] nMREQ SEQ Cycle Type LOCK nTRANS nOPC MCLK 18 TM 18 12v05 ARM7TDMI Bus Interface 字節(jié)區(qū)段鎖存使能 ARM7TDMI D [7:0] D [15:8] 31 G D[31:0] 8 8 G BL[0] MCLK nWAIT ECLK BL[1] 19 TM 19 12v05 ARM7TDMI Bus Interface 32 位存儲(chǔ)器接口 nOE BWE[3:0] 32 nWAIT MAS[1:0] MCLK ID[31:0] A[31:0] A[31:2] 32 BL[3:0] ARM7TDMI Macrocell Memory Control Memory 32bit Board ASIC nRW nMREQ, SEQ 20 TM 20 12v05 ARM7TDMI Bus Interface 16 位存儲(chǔ)器接口 ? 16位存儲(chǔ)器接口 x2 Board ASIC nOE BWE[1:0] nWAIT MAS[1:0] MCLK ID[15:0] A[31:0] A[31:2] 32 BL[3:0] ARM7TDMI Macrocell Memory Control Memory 16bit nRW nMREQ, SEQ 32 16 MUXC, TSTATE A? [1] 21 TM 21 12v05 ARM7TDMI Bus Interface 使用字節(jié)區(qū)段鎖存 APE A[31:0], MAS[1:0] nWAIT D[31:0] BL[3:0] MCLK D[15:0] latched D[31:16] latched ECLK 0x3 0xC 22 TM 22 12v05 ARM7TDMI Bus Interface 改變操作狀態(tài) ? T位指示 ARM核的狀態(tài)。 ? 取決于 Endian配置和 A[1]的狀態(tài)。 ? 半字?jǐn)?shù)據(jù)的取操作類(lèi)似于 THUMB狀態(tài)的指令取操作。 Endian Configuration Little BIGEND = 0 Big BIGEND = 1 A[1:0] = 00 D[7:0] D[31:24] D[23:16] D[15:8] A[1:0] = 10 D[23:16] D[15:8] D[7:0] D[31:24] A[1:0] = 11 A[1:0] = 01 Byte Data Fetches 25 TM 25 12v05 ARM7TDMI Bus Interface 周期類(lèi)型 ? 非連續(xù) (N) ? 在接下來(lái)的周期中的地址與前一個(gè)地址無(wú)關(guān)。 ? 內(nèi)部 (I) ? 處理器正在執(zhí)行一個(gè)內(nèi)部操作，同時(shí)，沒(méi)有有用的預(yù)取執(zhí)行。 ? 合并的內(nèi)部連續(xù) (IS) ? I和 S周期的特殊組合，容許優(yōu)化存儲(chǔ)器訪(fǎng)問(wèn)。 ? 指令譯碼 nMREQ and SEQ 條件提前一個(gè)周期建立。 ? 對(duì)于讀操作， D[31:0] 必須在相位 2結(jié)束時(shí)有效。 ? 處理器停下來(lái)（通過(guò)停止時(shí)鐘）一個(gè)或更多的完整的時(shí)鐘周期（等待狀態(tài)），以便容許較長(zhǎng)的訪(fǎng)問(wèn)時(shí)間。 29 TM 29 12v05 ARM7TDMI Bus Interface 典型的 NS 周期 Destination address (A) A + 4 MCLK nMREQ SEQ A[31:0] D[31:0] nRAS nCAS N Cycle S Cycle ? ARM state. 30 TM 30 12v05 ARM7TDMI Bus Interface 內(nèi)部周期 （ I） ? 處理器在下一個(gè)周期中執(zhí)行內(nèi)部操作。 ? nMREQ 和 SEQ 先于內(nèi)部（ I） 周期一個(gè)周期的時(shí)間有效。 ? A[31:0] 在跟著內(nèi)部（ I） 周期的下一個(gè)周期的相位 2階段有效。 ? 地址總線(xiàn)驅(qū)動(dòng)。 ? 下一條指令的取指地址出現(xiàn)在地址總線(xiàn)上，容許提前譯碼。 ? 存儲(chǔ)器系統(tǒng)可以設(shè)計(jì)成識(shí)別 IS情況。 ? 例如，對(duì)于非連續(xù)的 DRAM的訪(fǎng)問(wèn)，建立和聲明 nRAS。 ? 例如， nCAS 完成訪(fǎng)問(wèn)。 33 TM 33 12v05 ARM7TDMI Bus Interface 合并的 IS 周期 (2) MCLK
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